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Digitaltechnik Vorlesung 3:

CMOS Schaltungen
Mathieu Luisier
Institut für Integrierte Systeme, ETH Zürich
| 03.10.18 | 1
Motivation und Ziele

Motivation:
CMOS Transistoren sind Halbleiterschaltungen, die im Kern
von allen Mikroprozessoren und Speicherelementen liegen.
Heute wollen wir untersuchen, wie einfache Verknüpfungen
mit N- und P-Typ Transistoren realisiert werden können

Lernziele:
• Funktionalität von N- und P-Typ Transistoren
• Kombination von NMOS und PMOS Transistoren, um ein-
fache und komplexe Gatterfunktionen zu realisieren
• Pull-up (PMOS) und Pull-down (NMOS) Schaltungen
• Analyse der Geschwindigkeit von Transistoren
| 03.10.18 | 2
Inhalt

• Wie funktionieren MOS-Transistoren?


Kurzer Überblick
• Pull-up und Pull-down Schaltungen
NICHT, NAND und NOR
Komplexe Schaltungen
Zeitverzögerung
• Zusammenfassung
Reichardt Kapitel 9

| 03.10.18 | 3
Inhalt

• Wie funktionieren MOS-Transistoren?


Kurzer Überblick
• Pull-up und Pull-down Schaltungen
NICHT, NAND und NOR
Komplexe Schaltungen
Zeitverzögerung
• Zusammenfassung

| 03.10.18 | 4
Schaltfunktionen (aus der 2. Vorlesung)
Eine Schaltfunktion 𝒇 nimmt mehrere Variablen 𝑿𝒊, z.B. 𝑵, als
Eingang und produziert eine einzige Variable 𝒀 als Ausgang
mit 𝑿𝒊 𝐮𝐧𝐝 𝒀 ∈ {𝟎, 𝟏}. Die 𝑋1 und 𝑌 Variablen sind Bits genannt

Jede Variable 𝑿𝒊 kann durch einen Schalter dargestellt werden:


𝑋1 = 0 𝑋1 = 1

Schalter auf (kein Strom) Schalter zu (Strom)

Die Schaltfunktion 𝒇 kann durch eine Kombination von


Schaltern repräsentiert werden. Das Ergebnis ist 1, wenn ein
Strom durch die Schalteranordnung fliessen kann.
Frage: wie kann man solche einfache Schaltungen elektrisch
realisieren? Mit MOS-Transistoren (Halbleiterbauelemente)!
| |
Was sind MOS Transistoren?

Vg
Metall
Vs
Vd

Halbleiter Oxid
Intel Single-Gate Transistor
R. Chau et al., DRC, (2003)

MOS Transistoren sind elektronische Bauelemente:


• Sie besitzen 3 Kontakte (Source, Drain und Gate)
• MOS: metal-oxide-semiconductor (Metall-Oxid-Halbleiter)
• Transistor = Trans-Resistor (steuerbarer Widerstand)
• Ladungsträger (Elektron/Loch) fliessen von Source nach Drain
• Drei Spannungen können angelegt werden: Vs, Vd und Vg | |
Wie funktionieren MOS Transistoren? (1)
Vgs |Vgs|<|Vth| (Schwellspannung): Schalter auf
Vg
G
Vs S D
OFF
Vd

Id S G D ON
Vds

Intel Single-Gate Transistor |Vgs|>|Vth| (Schwellspannung): Schalter zu


R. Chau et al., DRC, (2003)

MOS Transistoren verhalten sich wie Schaltungen:


• Der Kanalwiderstand wird durch Vgs gesteuert
• Wenn |Vgs|<|Vth| (Schwellspannung) ist der Kanal gesperrt,
der Schalter ist auf, es kann kein Strom fliessen
• Wenn |Vgs|>|Vth| (Schwellspannung) ist der Kanal leitend, der
Schalter ist zu, ein Strom Id fliesst wenn zusätzlich |Vds|>0
| |
Wie funktionieren MOS Transistoren? (2)
|Vgs|<|Vth|: Potentialbarriere zwischen S und D (vom Gate induziert)
Ladungsträger sind im Source blockiert
Elektronen
G Kein Barriere
S D Strom
OFF OFF
S G D

Elektrischer Strom Id
S G D ON
S
ON
G D

|Vgs|>|Vth|: Potentialbarriere wird in Abhängigkeit von Vgs reduziert,


Ladungsträger können sich bis zum Drain ausbreiten => Strom

Strom durch MOS Transistoren wird von Vgs und Vds moduliert
| |
Gartenschlauchmodell
Strom verhält sich wie Wasser im Gartenschlauch
Steuer-
S (Gate) D
Reservoir

Reservoir
Die Stellung (Spannung) am Steuergate
bestimmt die maximale Durchflussmenge

|Vgs|<|Vth| Steuer-
Vds=0 S (Gate) D
Kein Strom

Mittwoch, 3. Oktober 2018


|Vgs|>|Vth|
S Steuer-
Vds=0
(Gate)
D Kein Strom

Id Die Durchflussmenge hängt aber auch


|Vgs|>|Vth| Strom Id fliesst von dem Gefälle zwischen S und D
|Vds|>0 | 03.10.18 | 9
Complementary MOS Technologie (1)
„Sich ergänzender Metall-Oxid-Halbleiter“ Technologie

N-Typ (NMOS) P-Typ (PMOS)

NMOS-
Transistor PMOS-
Transistor

P: positive
N: negative
Ladungen Id Ladungen
('Löcher')
Id
(Elektronen)

(1) Transistor Struktur (1) Transistor Struktur


D D D S S S

G
B B
G G G G
G
S S S D D D
Source (S), Drain (D), Gate (G), Bulk (B) Source (S), Drain (D), Gate (G), Bulk (B)

(2) Schaltsymbol (2) Schaltsymbol | |


Complementary MOS Technologie (2)
N-Typ (NMOS) P-Typ (PMOS)

Vds=VDD=0.8V

0≥Vgs≥-VDD
Vth
0≤Vgs≤VDD

Vth

Vds=-VDD=-0.8V

(3) Statische I-V Kennlinien (3) Statische I-V Kennlinien

(Links) Drain Strom Id in Abhängigkeit der (Links) Drain Strom Id in Abhängigkeit der
Betriebsspannung Vds für verschiedene Betriebsspannung Vds für verschiedene
Werte von Vgs an der Steuerelektrode Werte von Vgs an der Steuerelektrode
(Rechts) Drain Strom Id in Abhängigkeit (Rechts) Drain Strom Id in Abhängigkeit
von Vgs, wenn die Speisespannung VDD von Vgs, wenn die Speisespannung -VDD
zwischen Drain und Source angelegt ist zwischen Drain und Source angelegt ist
Id positiv, Schwellspannung Vth positiv Id negativ, Schwellspannung V
| th negativ
|
Complementary MOS Technologie (3)
VDD N-Typ (NMOS) Vgs VDD P-Typ (PMOS)
Gesucht: S Gesucht:
R G
Wert von Spannung VZ D Wert von Spannung VZ
Z (Ausgang) in Abhäng- (Ausgang) in Abhäng-
D Z
igkeit von Vg (Eingang) igkeit von Vg (Eingang)
G
R: Serie Widerstand R R: Serie Widerstand
S
Vgs Vgs: Vg-Vs Vgs: Vg-Vs

(4) Pull-down Schaltung (statisch) (4) Pull-up Schaltung (statisch)

VDD VDD VDD VDD

R R
Z Z Z Z

R R

Vg=0, T inaktiv Vg=VDD, T aktiv Vg=0, T aktiv Vg=VDD, T inaktiv


⇒ kein Strom ⇒ Id=VDD/R ⇒ Id=VDD/R ⇒ kein Strom
⇒ Vz=VDD ⇒ Vz=0 ⇒ Vz=VDD ⇒ Vz=0 | |
Complementary MOS Technologie (4)
Zusammenfassung:
• Für eine Gatespannung |Vgs| kleiner als die Schwell-
spannung |Vth| (~0.3 V für die hier verwendete Technologie
mit VDD=0.8 V) ist der Kanal zwischen Source und Drain
abgeschnürt, also elektrisch nicht leitend (gesperrt, inaktiv)
=> Schalter offen (kein Strom)
• Für |Vgs| grösser als |Vth| ist der Kanal zwischen Source und
Drain niederohmig, also elektrisch leitend (aktiv)
=> Schalter geschlossen oder zu (Strom)
• In Schaltungen, wenn PMOS Transistoren aktiv sind, dann
ist der Ausgang mit dem High Pegel gebunden (Pull-up)
• In gleicher Weise, wenn NMOS Transistoren aktiv sind, dann
ist der Ausgang mit dem Low Pegel gebunden (Pull-down)
| |
Inhalt

• Wie funktionieren MOS-Transistoren?


Kurzer Überblick
• Pull-up und Pull-down Schaltungen
NICHT, NAND und NOR
Komplexe Schaltungen
Zeitverzögerung
• Zusammenfassung

| 03.10.18 | 14
NICHT, NAND und NOR in Schalterlogik
Die NICHT, NAND und NOR Gatter können in Schalterlogik
dargestellt werden (Vorlesung 2)
VDD=0.8 V 𝒀 𝑨
NICHT
R>0
Masse
Widerstand

VDD=0.8 V 𝒀 𝑨 𝑩
Widerstand NAND
R>0
Masse
𝑨
VDD=0.8 V 𝒀
NOR
R>0
Widerstand 𝑩 Masse

Was passiert wenn A=1 und B=1? | |


NICHT, NAND und NOR in Schalterlogik
VDD=0.8 V 𝒀
𝑨=𝟏
NICHT
R>0
Id 𝝋𝒀 = 𝟎 Masse
Widerstand

VDD=0.8 V 𝒀
Widerstand 𝑨=𝟏 𝑩=𝟏 NAND
R>0
Id 𝝋𝒀 = 𝟎 Masse
𝑨=𝟏
VDD=0.8 V 𝒀
NOR
R>0
Id Widerstand 𝝋𝒀 = 𝟎 𝑩 = 𝟏 Masse

Es fliesst ein Strom Id=VDD/R durch den Serie Widerstand


⇒ unnötiger Energieverbrauch | |
Pull-up / Pull-down Prinzip
Lösung: Kombination von NMOS und PMOS Transistoren
VDD=0.8 V Konstruktion von CMOS Gattern
• CMOS Gatter müssen aus genau so
Pull-up Pfad vielen NMOS und PMOS Tran-
sistoren bestehen
• Bei m Eingängen gibt es m NMOS
Eingänge A, B...

PMOS und m PMOS Transistoren


• Wenn NMOS Transistoren in Serie
𝒀
geschaltet sind (UND-Verknüpfung),
Pull-down Pfad dann sind die entsprechenden PMOS
parallel angeordnet
• Wenn NMOS Transistoren parallel
geschaltet sind (ODER-Verknüpfung),
NMOS
dann sind die entsprechenden PMOS
Masse in Serie angeordnet | |
NICHT Gatter in CMOS Technik (CMOS Inverter)
Schaltbild eines NICHT-Gatters mit einem
Eingang A und Ausgang Y
VDD=0.8 V

? 1
𝑨 𝒀 ≡ 𝑨 𝒀

Masse

Wie sieht die Wahrheitstabelle von diesem Schaltbild aus?


A Y
0
1
1
0
??? | 03.10.18 | 18
NICHT-Schaltbild Analyse: 1. Fall
VDD=0.8 V
VgsP
Fall 1: A=1 (High Pegel, VA=0.8 V)
S
PMOS
G D
⇒ VgsP=0, PMOS gesperrt (nicht leitend)
𝑨 𝒀 ⇒ VgsN=0.8 V, NMOS geschlossen
G D
NMOS ⇒ Ausgang mit der Masse gebunden Y=0
S
VgsN
Masse

VDD=0.8 V
Wahrheitstabelle
PMOS A PMOS NMOS Y
1 offen zu 0
Schalterlogik 𝒀=𝟎
0.8 V |Vgs|<|Vth| Vgs>Vth 0V
NMOS

Masse | 03.10.18 | 19
NICHT-Schaltbild Analyse: 2. Fall
VDD=0.8 V
VgsP
Fall 2: A=0 (Low Pegel, VA=0 V)
S
PMOS
G D
⇒ VgsP=-0.8 V, PMOS geschlossen
𝑨 𝒀 ⇒ VgsN=0 V, NMOS gesperrt, nicht leitend
G D
NMOS ⇒ Ausgang mit VDD gebunden Y=1
S
VgsN
Masse
VDD=0.8 V
Wahrheitstabelle
PMOS A PMOS NMOS Y
0 zu offen 1
Schalterlogik 𝒀=𝟏
0V |Vgs|>|Vth| Vgs<Vth 0.8 V
NMOS
zu: leitend / offen: nicht leitend
Masse | 03.10.18 | 20
Übertragungskennlinie des CMOS Inverters
Wenn der Eingang eines CMOS Inverters von 0 auf 1
hochgeht, gibt es eine Übergangsphase mit der folgenden
Übertragungskennlinie bis der Ausgang von 1 auf 0 fällt:
Übergangsbereich: Übergangsbereich:
Beide Transistoren Beide Transistoren
Ausgangsspannung VY

leitend leitend
0.8 V

Schltungsstrom Id
PMOS PMOS PMOS PMOS
leitend gesperrt leitend gesperrt

NMOS NMOS NMOS NMOS


gesperrt leitend gesperrt leitend

0.0 V
0.0 V 0.8 V 0.0 V 0.8 V
Eingangsspannung VA Eingangsspannung VA

Die Ausgangsspannung und der Strom am Knoten Y hängen


sehr stark von der Eingangsspannung am Knoten A | 03.10.18 | 21
NAND-Gatter in CMOS Technik
Schaltbild eines NAND-Gatters mit zwei
Eingängen A und B und einem Ausgang Y
VDD=0.8 V
Pull-up × ? 𝑨 &
≡ 𝑩
𝒀

Kann diese Schaltung die


𝒀 NAND Wahrheitstabelle
𝑨 korrekt liefern?
Pull-down

A B Y
0 0 1
𝑩 0 1 1
1 0 1
Masse 1 1 0
| |
Analyse vom CMOS NAND-Gatter: 1. Fall
VDD=0.8 V× × VDD=0.8 V
VgsP1
VgsP2 S P1 P2
S
P1 P2
G D G D 𝒀
? N1

𝒀 N2
G D
𝑨 Masse
N1
VgsN1 S Wahrheitstabelle (Schalterlogik)
A B P1 P2 N1 N2 Y
G D
𝑩 N2 0 0 zu zu NN offen 1
S zu: leitend / offen: nicht leitend / NN: unbestimmt
VgsN2
Masse

Fall 1: A=0 (Low Pegel, VA=0 V), B=0 (Low Pegel, VB=0 V)
⇒ VgsP1=-0.8 V, VgsP2=-0.8 V, VgsN1 unbestimmt, VgsN2=0 V
⇒ P1 leitend, P2 leitend, N1 unbestimmt, N2 gesperrt
⇒ Ausgang mit VDD gebunden Y=1 | |
Analyse vom CMOS NAND-Gatter: 2. Fall
VDD=0.8 V× × VDD=0.8 V
VgsP1
VgsP2 S P1 P2
S
P1 P2
G D G D 𝒀
N1

𝒀 N2
G D
𝑨 Masse
N1
VgsN1 S Wahrheitstabelle (Schalterlogik)
A B P1 P2 N1 N2 Y
G D
𝑩 N2 0 1 offen zu offen zu 1
S zu: leitend / offen: nicht leitend
VgsN2
Masse

Fall 2: A=0 (Low Pegel, VA=0 V), B=1 (High Pegel, VB=0.8 V)
⇒ VgsP1=0 V, VgsP2=-0.8 V, VgsN1=0 V, VgsN2=0.8 V
⇒ P1 gesperrt, P2 leitend, N1 gesperrt, N2 leitend
⇒ Ausgang mit VDD gebunden Y=1 | |
Analyse vom CMOS NAND-Gatter: 3. Fall
VDD=0.8 V× × VDD=0.8 V
VgsP1
VgsP2 S P1 P2
S
P1 P2
G D G D 𝒀
? N1

𝒀 N2
G D
𝑨 Masse
N1
VgsN1 S Wahrheitstabelle (Schalterlogik)
A B P1 P2 N1 N2 Y
G D
𝑩 N2 1 0 zu offen NN offen 1
S zu: leitend / offen: nicht leitend / NN: unbestimmt
VgsN2
Masse

Fall 3: A=1 (High Pegel, VA=0.8 V), B=0 (Low Pegel, VB=0 V)
⇒ VgsP1=-0.8 V, VgsP2=0 V, VgsN1 unbestimmt, VgsN2=0 V
⇒ P1 leitend, P2 gesperrt, N1 unbestimmt, N2 gesperrt
⇒ Ausgang mit VDD gebunden Y=1 | |
Analyse vom CMOS NAND-Gatter: 4. Fall
VDD=0.8 V× × VDD=0.8 V
VgsP1
VgsP2 S P1 P2
S
P1 P2
G D G D 𝒀
N1

𝒀 N2
G D
𝑨 Masse
N1
VgsN1 S Wahrheitstabelle
A B P1 P2 N1 N2 Y
G D
𝑩 N2 1 1 offen offen zu zu 0
S zu: leitend / offen: nicht leitend
VgsN2
Masse

Fall 4: A=1 (High Pegel, VA=0.8 V), B=1 (High Pegel, VB=0.8 V)
⇒ VgsP1=0 V, VgsP2=0 V, VgsN1=0.8 V, VgsN2=0.8 V
⇒ P1 gesperrt, P2 gesperrt, N1 leitend, N2 leitend
⇒ Ausgang mit der Masse gebunden Y=0 | |
NAND-Gatter in CMOS Technik: Zusammenfassung
VDD=0.8 V
×
Mit der entworfenen CMOS
Schaltung wird die gewünschte
P1 P2
Wahrheitstabelle realisiert
⇒ NAND Gatter
𝒀
𝑨 N1 Wahrheitstabelle (Schalterlogik)
A B P1 P2 N1 N2 Y
0 0 zu zu NN offen 1
𝑩 N2 0 1 offen zu offen zu 1
1 0 zu offen NN offen 1
1 1 offen offen zu zu 0
Masse
zu: leitend / offen: nicht leitend / NN: unbestimmt

Nur wenn A=B=1 ist der Ausgang Y mit der Masse gebunden | |
NOR-Gatter in CMOS Technik
VDD=0.8 V
Nehmen Sie ein paar Minuten um
× diese Schaltung zu analysieren!
𝑨 P1 Wie sieht ihre Wahrheitstabelle
aus? Handelt es sich um die
gesuchte Funktion (NOR)?
𝑩 P2
Wahrheitstabelle (Schalterlogik)
𝒀
A B P1 P2 N1 N2 Y
0 0
N1 N2 0 1
1 0
Masse Masse 1 1
zu: leitend / offen: nicht leitend / NN: unbestimmt

Der Ausgang Y ist entweder mit VDD oder der Masse gebunden | |
Inhalt

• Wie funktionieren MOS-Transistoren?


Kurzer Überblick
• Pull-up und Pull-down Schaltungen
NICHT, NAND und NOR
Komplexe Schaltungen
Zeitverzögerung
• Zusammenfassung

| 03.10.18 | 29
Verallgemeinerung Pull-up / Pull-down Pfad
CMOS Schaltungen können einen Pull-up und Pull-down
Pfad enthalten, der viel komplizierter als die NICHT,
NAND und NOR Gatter ist.
Beispiel: Pull-up Pfad einer CMOS Schaltung
× VDD=0.8 V
6 Eingängen:
A, B, C, D, E und F
A B D
1 Ausgang: Y

C E Wie sieht der Pull-down


Pfad der Schaltung aus?
Was ist die Gleichung für
F den Ausgang Y?
Y
| 03.10.18 | 30
Pull-up / Pull-down Pfad Umwandlung (1)
Zuerst müssen die grössten Blöcke, die entweder in Serie
oder parallel angeordnet sind, identifiziert werden
× VDD=0.8 V

A B D

Block 1
C E

F Block 2
Y

In dem Pull-up Pfad sind Block 1 und Block 2 in Serie


angeordnet. Im Pull-down Pfad werden sie parallel sein.
| |
Pull-up / Pull-down Pfad Umwandlung (2)
Als nächster Schritt muss man innerhalb Block 1 und Block 2
gehen und nochmals die grössten Blöcke identifizieren

Block 1b

A B D
F

C E
Block 1a Block 2

Block 1

Zwei parallele Blöcke 1a und 1b konnten im Block 1 gefunden


werden. In dem Pull-down Pfad der Schaltung werden sie in
Serie angeordnet sein. Block 2 enthält nur einen einzigen
Transistor und kann nicht mehr zerlegt werden.
| |
Pull-up / Pull-down Pfad Umwandlung (3)
Die Blockzerlegung muss wiederholt werden, bis sie nicht
mehr anwendbar ist: nur einzelne Transistoren sind verfügbar

A B

Block 1a1

F
C

Block 1 Block 1a2 Block 1a


Block 2
D
Block 1b1 Vier neue Blöcke
sind erschienen:
E 1a1, 1a2, 1b1, 1b2
Block 1b2
Block 1b | |
Pull-up / Pull-down Pfad Umwandlung (4)
Die Blockzerlegung muss wiederholt werden, bis sie nicht
mehr anwendbar ist: nur einzelne Transistoren sind verfügbar

A B C

Block 1a1a Block 1a1b


Block 1a1 Block 1a2
F
Block 1a

Block 2
D E

Block 1b1 Block 1b2 Noch zwei neue Blöcke:


1a1a und 1a1b
Block 1b
Zerlegung fertig!
Block 1 | |
Pull-up / Pull-down Pfad Umwandlung (5)

Block 1a

Block 1a1a F
C

B Block 1a2 Block 2


Block 1a1b
Block 1a1
Als letzter Schritt müssen
alle PMOS durch NMOS
ersetzt werden, die
D E
Transistoren müssen
Block 1b1 Block 1b2 gebunden werden, die
Block 1b
Masse und der Ausgang
müssen eingeführt werden
Block 1 | |
Pull-up / Pull-down: Schlussschaltung
Pull-down Pfad der Die Gleichung für Y muss noch
CMOS Schaltung bestimmt werden. Sie kann aus
Y
dem Pull-up oder Pull-down Pfad
der Schaltung hergeleitet werden:
A • Pull-down: Y=0, wenn die Pull-
down Bedingung erfüllt ist und
∧ ∨ C A=B=C=D=E=F=1
B
∨ F ⇒ Ypd= 𝐴A𝐵 +𝐶 A 𝐷+𝐸 +𝐹

D ∨ E

Masse
| |
Pull-up / Pull-down: Schlussschaltung
Pull-up Pfad der Die Gleichung für Y muss noch
CMOS Schaltung bestimmt werden. Sie kann aus
dem Pull-up oder Pull-down Pfad
der Schaltung hergeleitet werden:
• Pull-down: Y=0, wenn die Pull-
∨ down Bedingung erfüllt ist und
∨ ∧ A=B=C=D=E=F=1

⇒ Ypd= 𝐴A𝐵 +𝐶 A 𝐷+𝐸 +𝐹

• Pull-up: Y=1, wenn die Pull-up
Bedingung erfüllt ist und
A=B=C=D=E=F=0
Eigentlich Ypu=Ypd ⇒Ypu=( 𝐴̅ + 𝐵L A 𝐶̅ + (𝐷
M A 𝐸L )) A 𝐹L
| |
Weiteres Beispiel: Pull-down Pfad
Y
Pull-down Pfad einer
CMOS Schaltung
A

B C F

H
D

Fragen:
E
• Was ist der Pull-up Pfad?
Masse • Was ist die Gleichung für Y?
| |
Weiteres Beispiel: Pull-up Pfad

Welche Schaltung ist der richtige Pull-up Pfad?


A B C

Wie sieht die entsprechende logische Gleichung aus?


Ypd =

Ypu =
| |
Inhalt

• Wie funktionieren MOS-Transistoren?


Kurzer Überblick
• Pull-up und Pull-down Schaltungen
NICHT, NAND und NOR
Komplexe Schaltungen
Zeitverzögerung
• Zusammenfassung

| 03.10.18 | 40
Wie schnell schalten CMOS Gatter?
CMOS Gatter können nicht unendlich schnell schalten.
Ladungen (Elektronen und Löcher) müssen bewegt
werden, was Laufzeit Verzögerungen verursacht
VA

1 Y
50% A
t
tpHL tpLH
VY Zeitlaufdiagram eines
90% CMOS Inverters im
50% dynamischen
10% (zeitabhängigen)
t Betrieb
tf tr
ttHL ttLH | 03.10.18 | 41
Kenndaten für das dynamische Verhalten von CMOS

tpHL Verzögerungszeit Beim Übergang H → L


(Propagation delay High Low) Gemessen bei 50% des Pegelhubs
tpLH Verzögerungszeit Beim Übergang L → H
(Propagation delay Low High) Gemessen bei 50% des Pegelhubs
tr Anstieg- (Rise-) Zeit Gemessen zwischen 10% und 90%
ttLH Transition Low High des Pegelhubs
tf Abfall- (Fall-) Zeit Gemessen zwischen 90% und 10%
ttHL Transition High Low des Pegelhubs

Die tpHL und tpLH Verzögerungszeiten hängen von den


Transistoreigenschaften ab:
𝒕𝒑 ~𝑸𝑮 /𝑰𝑶𝑵
wobei 𝑸𝑮 die Gate-induzierte Ladung ist und 𝑰𝑶𝑵 der Drain
Strom wenn Vgs=Vds=VDD. Materialien mit einer hohen
Elektron- und Loch- Beweglichkeit sind deshalb bevorzugt.
| 03.10.18 | 42
Beweglichkeit von typischen Halbleitern

Halbleiter
Materialien

Standard
Silizium III-V (InGaAs) Ge Graphene CNT
R. Chau et al., Y.Q. Wu et al., EDL R. Zhang et al., TED L. Tapasztó et al., Nat. Supratik Guha,
DRC, (2003) 30, 700 (2009) 59, 335 (2012) Nano. 3, 397 (2008) IBM Research

1‘350 8‘000-20‘000 3‘900 100‘000 50-100‘000


480 50-250 1‘900 100‘000 50-100‘000

Beweglichkeit in cm2/Vs (Elektronen und Löcher)


| 03.10.18 | 43
Verzögerungszeiten von CMOS Gattern
Um das Zeitverhalten eines Schaltnetzes analysieren zu
können, müssen Zeitverzögerungen berücksichtigt werden.
Wichtig ist die Zeit, die eine Änderung am Gattereingang
braucht, um am Ausgang effektiv zu werden.
Die Verzögerungszeit (delay) eines Gatters, td, ist so definiert

td = (tpHL+tpLH)/2

Wir betrachten nun das folgende Beispiel mit 2 Eingängen

1 X
A &
td,INV Y
B td,AND

wo td,INV = 2 ns und td,AND = 3 ns (ns: Nanosekunde)


| |
Zeitverhalten einer Schaltung mit Verzögerung

1 X
A &
td,INV Y
B td,AND

td,INV = 2 ns und td,AND = 3 ns


Zeit (ns)
0 5 10 15 20 25 30 35

1
A
0

1
B
0
1
X
0
1
Y
0 | |
Zeitverhalten einer Schaltung mit Verzögerung

1 X
A &
td,INV Y
B td,AND

td,INV = 2 ns ( ) und td,AND = 3 ns ( )


Zeit (ns)
0 5 10 15 20 25 30 35

1
A
0

1
B
0
1
X
0
1
Y
0 | |
Inhalt

• Wie funktionieren MOS-Transistoren?


Kurzer Überblick
• Pull-up und Pull-down Schaltungen
NICHT, NAND und NOR
Komplexe Schaltungen
Zeitverzögerung
• Zusammenfassung

| 03.10.18 | 47
Zusammenfassung

• Funktionalität von NMOS und PMOS Transistoren


• Konstruktion von Pull-up und Pull-down Schaltungen
• CMOS Schaltungen für NICHT, NAND und NOR
• Pull-up / Pull-down Umwandlungsregeln
• Dynamisches Verhalten von CMOS Schaltungen
• Nächste Woche: Schaltalgebra (Bool‘sche Algebra)
𝑨

Masse VDD=0.8 V
PMOS NMOS
𝒀 | |