DEUTSCHE NORM Entwurf Oktober 2007

DIN IEC 62258-1

(VDE 0884-101)

Diese Norm ist zugleich eine VDE-Bestimmung im Sinne von VDE 0022. Sie ist nach
Durchführung des vom VDE-Präsidium beschlossenen Genehmigungsverfahrens unter
der oben angeführten Nummer in das VDE-Vorschriftenwerk aufgenommen und in der
„etz Elektrotechnik + Automation“ bekannt gegeben worden.

ICS 31.200 Einsprüche bis 2007-11-30

Vorgesehen als Ersatz für
DIN EN 62258-1:2006-04

Entwurf

Halbleiter-Chip-Erzeugnisse –
Teil 1: Anforderungen für Beschaffung und Anwendung
(IEC 47/1913/CD:2007)

Semiconductor die products –

Part 1: Requirements for procurement and use
(IEC 47/1913/CD:2007)

Produits de matrice de semi-conducteur –

Partie 1: Exigences pour l’acquisition et l’utilisation
(CEI 47/1913/CD:2007)

Anwendungswarnvermerk
Dieser Norm-Entwurf wird der Öffentlichkeit zur Prüfung und Stellungnahme vorgelegt.

Weil die beabsichtigte Norm von der vorliegenden Fassung abweichen kann, ist die Anwendung dieses
Entwurfes besonders zu vereinbaren.

Stellungnahmen werden erbeten

– vorzugsweise als Datei per E-Mail an dke@vde.com in Form einer Tabelle. Die Vorlage dieser
Tabelle kann im Internet unter www.dke.de/stellungnahme abgerufen werden
– oder in Papierform an die DKE Deutsche Kommission Elektrotechnik Elektronik Informationstechnik
im DIN und VDE, Stresemannallee 15, 60596 Frankfurt am Main.

Die Empfänger dieses Norm-Entwurfs werden gebeten, mit ihren Kommentaren jegliche relevante
Patentrechte, die sie kennen, mitzuteilen und unterstützende Dokumentationen zur Verfügung zu stellen.

Gesamtumfang 75 Seiten

DKE Deutsche Kommission Elektrotechnik Elektronik Informationstechnik im DIN und VDE

 – Entwurf –
E DIN IEC 62258-1 (VDE 0884-101):2007-10

Beginn der Gültigkeit

Diese Norm gilt ab ...

Nationales Vorwort
Das internationale Dokument IEC 47/1913/CD:2007 „Semiconductor die products – Part 1: Requirements for
procurement and use“ (CD, en: Committee Draft) ist unverändert in diesen Norm-Entwurf übernommen
worden. Dieser Norm-Entwurf enthält eine noch nicht autorisierte deutsche Übersetzung.

Um Zweifelsfälle in der Übersetzung auszuschließen, ist die englische Originalfassung des CD entsprechend
der diesbezüglich durch die IEC erteilten Erlaubnis beigefügt. Die Nutzungsbedingungen für den deutschen
Text des Norm-Entwurfes gelten gleichermaßen auch für den englischen IEC-Text.

Im Originaldokument IEC 47/1913/CD sind die Nummern für die Begriffe durch einen offensichtlichen
Übertragungsfehler nicht eindeutig gefasst. Dies wurde in der deutschen Übersetzung nicht verändert, um bei
Stellungnahmen zum Norm-Entwurf den Bezug eindeutig nachvollziehen zu können. In der Stellungnahme an
das zuständige IEC/TC 47 wird das Deutsche Komitee darauf aufmerksam machen.

Das internationale Dokument wurde vom TC 47 „Semiconductor devices“ der Internationalen

Elektrotechnischen Kommission (IEC) erarbeitet und den nationalen Komitees zur Stellungnahme vorgelegt.

Die IEC und das Europäische Komitee für Elektrotechnische Normung (CENELEC) haben vereinbart, dass
ein auf IEC-Ebene erarbeiteter Entwurf für eine Internationale Norm zeitgleich (parallel) bei IEC und
CENELEC zur Umfrage (CDV-Stadium) und Abstimmung als FDIS (en: Final Draft International Standard)
bzw. Schluss-Entwurf für eine Europäische Norm gestellt wird, um eine Beschleunigung und Straffung der
Normungsarbeit zu erreichen. Dokumente, die bei CENELEC als Europäische Norm angenommen und
ratifiziert werden, sind unverändert als Deutsche Normen zu übernehmen.

Da der Abstimmungszeitraum für einen FDIS bzw. Schluss-Entwurf prEN nur 2 Monate beträgt, und dann
keine sachlichen Stellungnahmen mehr abgegeben werden können, sondern nur noch eine „JA/NEIN“-
Entscheidung möglich ist, wobei eine „NEIN“-Entscheidung fundiert begründet werden muss, wird bereits der
CD als DIN-Norm-Entwurf veröffentlicht, um die Stellungnahmen aus der Öffentlichkeit frühzeitig be-
rücksichtigen zu können.

Für diesen Norm-Entwurf ist das nationale Arbeitsgremium K 631 „Halbleiterbauelemente“ der
DKE Deutsche Kommission Elektrotechnik Elektronik Informationstechnik im DIN und VDE
(http://www.dke.de) zuständig.

Änderungen

Gegenüber DIN EN 62258-1:2006-04 wurden folgende Änderungen vorgenommen:

a) Das Dokument soll auf Grund der Festlegungen im Abschnitt 10 in das VDE-Vorschriftenwerk
aufgenommen werden,
b) die Normativen Verweisungen wurden aktualisiert,
c) zusätzliche Begriffe wurden aufgenommen,
d) das Dokument wurde vollständig überarbeitet und neu strukturiert.

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E DIN IEC 62258-1 (VDE 0884-101):2007-10

Nationaler Anhang NA
(informativ)

Zusammenhang mit Europäischen und Internationalen Normen

Für den Fall einer undatierten Verweisung im normativen Text (Verweisung auf eine Norm ohne Angabe des
Ausgabedatums und ohne Hinweis auf eine Abschnittsnummer, eine Tabelle, ein Bild usw.) bezieht sich die
Verweisung auf die jeweils neueste gültige Ausgabe der in Bezug genommenen Norm.

Für den Fall einer datierten Verweisung im normativen Text bezieht sich die Verweisung immer auf die in
Bezug genommene Ausgabe der Norm.

Eine Information über den Zusammenhang der zitierten Normen mit den entsprechenden Deutschen Normen
ist in Tabelle NA.1 wiedergegeben.

Tabelle NA.1

Klassifikation im
Europäische Norm Internationale Norm Deutsche Norm
VDE-Vorschriftenwerk
– IEC 60050 DIN IEC 60050 –
EN 60191-4:1999 IEC 60191-4:1999 DIN EN 60191-4:2003 –
+ A1:2002 + A2: 2002 + A1:2001 + A2:2002
EN 61340-5- 1:2001 IEC 61340-5-1:1998 DIN EN 61340-5-1 VDE 0300-5-1
+ Corrigendum 2001 + Corrigendum 1999 (VDE 0300-5-1):2001
EN 61340-5-2:2001 IEC 61340-5-2:1999 DIN EN 61340-5-2 VDE 0300-5-2
+ Corrigendum 2001 (VDE 0300-5-2):2002
EN 61360-1 IEC 61360-1 DIN EN 61360-1 –
EN 62258-2 IEC 62258-2 DIN EN 62258-2 –
– IEC 62258-4 – –
EN 62258-5 IEC 62258-5 DIN EN 62258-5 –
EN 62258-6 IEC 62258-6 DIN EN 62258-6 –
– IEC 62258-7 – –
– IEC 62258-8 – –
EN ISO 14644-1:1999 ISO 14644-1:1999 DIN EN ISO 14644-1:1999 –

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Nationaler Anhang NB
(informativ)

Literaturhinweise

DIN IEC 60050, Internationales Elektrotechnisches Wörterbuch.

DIN EN 60191-4:2003, Mechanische Normung von Halbleiterbauelementen – Teil 4: Codierungssystem für

Gehäuse und Eingruppierung der Gehäuse nach der Gehäuseform für Halbleiterbauelemente
(IEC 60191-4:1999 + A1:2001 + A2:2002); Deutsche Fassung EN 60191- 4:1999 + A1:2002 + A2:2002.

DIN EN 61340-5-1 (VDE 0300-5-1):2001, Elektrostatik – Teil 5-1: Schutz von elektronischen Bauelementen
gegen elektrostatische Phänomene; Allgemeine Anforderungen (IEC 61340-5-1:1998 + Corrigendum 1999);
Deutsche Fassung EN 61340-5- 1:2001 + Corrigendum 2001.

DIN EN 61340-5-2 (VDE 0300-5-2):2002, Elektrostatik – Teil 5-2: Schutz von elektronischen Bauelementen
gegen elektrostatische Phänomene; Benutzerhandbuch (IEC 61340-5-2:1999); Deutsche Fassung
EN 61340-5-2:2001 + Corrigendum 2001.

DIN EN 61360-1, Genormte Datenelementtypen mit Klassifikationsschema für elektrische Bauteile – Teil 1:
Definitionen – Regeln und Methoden.

DIN EN 62258-2, Halbleiter-Chip-Erzeugnisse – Teil 2: Datenaustausch-Formate.

DIN EN 62258-5, Halbleiter-Chip-Erzeugnisse – Teil 5: Anforderungen für Angaben hinsichtlich der

elektrischen Simulation.

DIN EN 62258-6, Halbleiter-Chip-Erzeugnisse – Teil 6: Anforderungen für Angaben hinsichtlich der

thermischen Simulation.

DIN EN ISO 14644-1:1999, Reinräume und zugehörige Reinraumbereiche – Teil 1: Klassifizierung der
Luftreinheit (ISO 14644-1:1999); Deutsche Fassung EN ISO 14644-1:1999.

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Halbleiter-Chip-Erzeugnisse – Teil 1: Anforderungen für Beschaffung und

Anwendung

Einleitung
Diesem Dokument liegt die Arbeit des vierten ESPRIT-Rahmen-Projektes „GOOD-DIE“ zugrunde, das zur
Veröffentlichung der Reihe Europäischer Spezifikationen ES 59008 führte. An der Erarbeitung dieses
Dokumentes waren das europäische IST-ENCASIT-Projekt sowie die Organisationen JEITA, JEDEC und
ZVEI beteiligt.

Diese Internationale Norm wird nach den derzeitigen Vorstellungen wie folgt strukturiert sein:
Part 1: Requirements for procurement and use
Part 2: Exchange data formats
Part 3: Recommendations for good practice in handling, packing and storage (Technical Report)
Part 4: Questionnaire for die users and suppliers (Technical Report) (in preparation)
Part 5: Requirements for information concerning electrical simulation
Part 6: Requirements for information concerning thermal simulation
Part 7: XML schema for data exchange (Technical Report) (in preparation)
Part 8: EXPRESS model schema for data exchange (Technical report) (in preparation)

Weitere Teile können, falls erforderlich, hinzugefügt werden.

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Inhalt
Seite
Einleitung ........................................................................................................................................................... 5
1 Anwendungsbereich .............................................................................................................................. 8
2 Normative Verweisungen ...................................................................................................................... 8
3 Begriffe .................................................................................................................................................. 9
3.1 Grundbegriffe......................................................................................................................................... 9
3.11 Allgemeine Begriffe ............................................................................................................................. 10
3.27 Begriffe für die Herstellung von Halbleiterbauelementen und für die Anschluss- und
Verbindungstechnologien .................................................................................................................... 12
4 Allgemeine Anforderungen .................................................................................................................. 13
5 Datenaustausch................................................................................................................................... 13
6 Anforderungen an alle Bauelemente................................................................................................... 14
6.1 Datensatz ............................................................................................................................................ 14
6.2 Bezeichnung und Bezugsquelle .......................................................................................................... 14
6.3 Funktion ............................................................................................................................................... 14
6.4 Physikalische Kenngrößen.................................................................................................................. 15
6.5 Kennwerte und begrenzende Bedingungen ........................................................................................ 15
6.6 Verbindungen ...................................................................................................................................... 15
6.7 Dokumentation .................................................................................................................................... 16
6.8 Form der Anlieferung........................................................................................................................... 16
6.9 Simulation und Modellierung ............................................................................................................... 16
7 Anforderungen an Nacktchips und Wafer mit oder ohne Anschluss- und
Verbindungsstrukturen ........................................................................................................................ 16
7.1 Bezeichnung........................................................................................................................................ 16
7.2 Werkstoffe ........................................................................................................................................... 17
7.3 Geometrische Kenngrößen ................................................................................................................. 17
7.4 Waferdaten .......................................................................................................................................... 19
8 Bauelemente in minimalen Gehäusen ................................................................................................ 19
8.1 Anzahl der Anschlüsse ........................................................................................................................ 19
8.2 Lage der Anschlüsse ........................................................................................................................... 19
8.3 Form und Größe der Anschlüsse ........................................................................................................ 20
8.4 Bauelementegröße .............................................................................................................................. 20
8.5 Aufsetzhöhe......................................................................................................................................... 20
8.6 Gehäuse- und Verschlusswerkstoff..................................................................................................... 20
8.7 Feuchteempfindlichkeit........................................................................................................................ 20
8.8 Code der (Gehäuse-)Bauform............................................................................................................. 20
8.9 Gehäusezeichnung.............................................................................................................................. 20
9 Qualität, Prüfung und Zuverlässigkeit ................................................................................................. 20
9.1 Ausgangs-Qualitätslage ...................................................................................................................... 20
9.2 Festlegungen zu elektrischen Kenngrößen......................................................................................... 21

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Seite
9.3 Einhaltung von Normen........................................................................................................................21
9.4 Zusätzliches Bauelemente-Screening .................................................................................................21
9.5 Erzeugnisstatus....................................................................................................................................21
9.6 Prüfbarkeitsmerkmale ..........................................................................................................................21
9.7 Zusätzliche Prüfanforderungen ............................................................................................................21
9.8 Zuverlässigkeit .....................................................................................................................................21
10 Handhabung und Transport .................................................................................................................22
10.1 Allgemeines..........................................................................................................................................22
10.2 Besondere Anforderungen für Nacktchips und Wafer .........................................................................23
10.3 Besondere Anforderungen für Wafer ...................................................................................................23
10.4 Besondere Anforderungen ...................................................................................................................23
11 Lagerung ..............................................................................................................................................24
11.1 Lagerungsdauer und -bedingungen .....................................................................................................24
11.2 Langzeitlagerung..................................................................................................................................24
11.3 Einschränkungen zur Lagerung ...........................................................................................................24
12 Montage ...............................................................................................................................................24
12.1 Befestigungsverfahren und -werkstoffe ...............................................................................................24
12.2 Bondverfahren und -werkstoffe ............................................................................................................25
12.3 Beschränkungen zur Montage .............................................................................................................25
12.4 Prozessbeschränkungen......................................................................................................................25
Anhang A (informativ) Literaturhinweise .........................................................................................................26
Anhang B (informativ) Terminologie...............................................................................................................27
B.1 Begriffe zur Montage............................................................................................................................27
B.2 Begriffe zur Prüfung .............................................................................................................................27
B.3 Begriffe zu Halbleiterbauelementen .....................................................................................................28
B.4 Montagetechnologie.............................................................................................................................30
B.5 Begriffe zu Entwurf und Simulation ......................................................................................................31
B.6 Begriffe zu Verpackung und Lieferung.................................................................................................33
B.7 Begriffe zur Handhabung .....................................................................................................................34
Anhang C (informativ) Akronyme ....................................................................................................................35
C.1 Organisationen und Normen ................................................................................................................35
C.2 Allgemeine Begriffe ..............................................................................................................................35
C.3 Begriffe zur Herstellung und Prüfung ...................................................................................................36
C.4 Halbleiter ..............................................................................................................................................37
C.5 Entwurf, Simulation und Datenaustausch ............................................................................................37
C.6 Elektronische Schaltungstechnik .........................................................................................................38
C.7 Packaging (Gehäusemontage) ............................................................................................................39

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1 Anwendungsbereich
Erarbeitet wurde dieses Dokument zur Unterstützung der Fertigung, Lieferung und Anwendung von Halb-
leiter-Chip-Erzeugnissen, welche einschließen:
– Wafer,
– vereinzelte Nacktchips (Bare-Die),
– Chips und Wafer mit zusätzlichen Anschluss- und Verbindungsstrukturen,
– Chips und Wafer in minimalem bzw. teilweisem Gehäuse.

In diesem Dokument sind die Mindestforderungen zu den Angaben festgelegt, welche erforderlich sind, um
solche Chip-Erzeugnisse zu spezifizieren, und es ist zur Unterstützung bei der Entwicklung und der
Beschaffung von Baugruppen vorgesehen, in welchen Halbleiter-Chip-Erzeugnisse eingesetzt werden. Die
Anforderungen zu den Angaben umfassen:
– Erzeugnisbezeichnung,
– Erzeugniskenngrößen und -eigenschaften,
– mechanische Angaben zum Chip,
– Angaben zu Prüfungen, Qualität, Montage und Zuverlässigkeit,
– Angaben zu Handhabung, Transport und Lagerung.

In diesem Dokument sind die besonderen Anforderungen zu den Angaben festgelegt, welche erforderlich
sind, um die geometrischen Eigenschaften der Chips sowie deren physikalische Eigenschaften und die Art
und Weise der Aufbau- und Verbindungstechnik zu beschreiben, wenn diese bei der Entwicklung und
Fertigung von Erzeugnissen erforderlich sind. Ein Wörterverzeichnis sowie eine Liste allgemeiner Akronyme
sind in den Anhängen zu dieser Norm angeführt.

2 Normative Verweisungen
Die folgenden zitierten Dokumente sind für die Anwendung dieses Dokuments erforderlich. Bei datierten
Verweisungen gilt nur die in Bezug genommene Ausgabe. Bei undatierten Verweisungen gilt die letzte
Ausgabe des in Bezug genommenen Dokuments (einschließlich aller Änderungen).

IEC 60050, International Electrotechnical Vocabulary

IEC 60191-4:1999, Mechanical standardization of semiconductor devices – Part 4: Coding systems and
classification into forms of package outlines for semiconductor device packages, einschließlich
Amendment 1 (2001) und Amendment 2 (2002)

IEC 61350-5-1:1998, Electrostatics – Part 5-1: Protection of electronic devices from electrostatic phenomena
– General requirements

IEC 61350-5-2:1998, Electrostatics – Part 5-2: Protection of electronic devices from electrostatic phenomena
– User guide

IEC 61360-1, Standard data element types with associated classification scheme for electric components –
Part 1: Definitions – Principles and methods

IEC 62258-2, Semiconductor die products – Part 2: Exchange data formats

IEC 62258-4, Semiconductor die products – Part 4: Questionnaire for die users and suppliers (Technical
Report)

IEC 62258-5, Semiconductor die products – Part 5: Requirements for information concerning electrical
simulation

IEC 62258-6, Semiconductor die products – Part 6: Requirements for information concerning thermal
simulation

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E DIN IEC 62258-1 (VDE 0884-101):2007-10

IEC 62258-7, Semiconductor die products – Part 7: XML schema for data exchange (Technical Report)

IEC 62258-8, Semiconductor die products – Part 8:EXPRESS model schema for data exchange (Technical
Report)

ISO 14644-1:1999, Cleanrooms and associated controlled environments – Part 1: Classification of air
cleanliness

3 Begriffe
Für die Anwendung dieser internationalen Norm gelten die folgenden Begriffe. Alle hier festgelegten Begriffe
gelten zusätzlich zu den Begriffen, welche in IEC 60050 „International Electrotechnical Vocabulary“ festgelegt
sind. Weitere Begriffe und Akronyme sind zur Information in den Anhängen B und C angegeben.

3.1 Grundbegriffe

3.2 3.1.1
Chip, Chips
Die (Singular und Plural)
vereinzeltes (vereinzelte) Teil (Teile) aus einem Halbleiter-Wafer, welches (welche) ein Einzel-Halbleiter-
bauelement oder eine ganze integrierte Schaltung bildet (bilden)

3.3 3.1.2
Wafer
eine Scheibe oder eine flache Platte, welche aus halbleitendem Material oder aus einem auf ein Substrat auf-
gebrachten halbleitenden Material besteht und in der Bauelemente oder Schaltungen gleichzeitig gefertigt
und anschließend in Chips vereinzelt werden können

3.4 3.1.3
Einzelchip
einzelnes voneinander unterscheidbares Chip, welches aus einem Wafer herausgetrennt (vereinzelt) wurde

3.5 3.1.3
Wafertrennen
(Chip-)Vereinzelung
Begriff zur Beschreibung des Trennens von einem Wafer in einzelne Chipbauelemente einschließlich Sägen,
Ritzen und Vereinzeln

3.6 3.1.5
Nacktchip
Bare-Die
Einzel-Halbleiterbauelement oder integrierte Schaltung ohne Gehäuse mit (Anschluss-)Pads auf der Ober-
fläche, welche für die elektrische Verbindung mit dem Substrat oder dem Gehäuse geeignet sind

3.7 3.1.6
Nacktchip mit zusätzlichen Anschluss- und Verbindungsstrukturen
Chip ohne Gehäuse mit zusätzlichen Bumps (Kontakthügeln, Lothöcker), Trägerstreifen (Lead-Frames) oder
anderen Bauelementeanschlüssen, um den Chip elektrisch zu verbinden

ANMERKUNG Das können üblicherweise Chips sein, welche neben den metallisierten (Anschluss-)Pads zusätzliche
Lot- oder andere metallische Bumps auf dem Chip in der Art von peripheren Bumps oder Arrays haben (auch als Flip-
Chip bekannt), oder Chips, welche mit den metallisierten Pads auf dem Chip verbundene Feinstleiter haben und als TAB
(en: tape-automated bonding) bekannt sind.

3.8 3.1.7
Chip in minimalem Gehäuse
MPD (en: minimally packaged die)
Chip, welcher zum Schutz und der Verbesserung der Handhabung im geringen Maße ein äußeres Gehäuse-
medium sowie Anschluss- und Verbindungsstrukturen hat

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ANMERKUNG Diese Definition schließt solche Gehäusetechnologien (Packaging) wie Chip-Scale-Package (CSP) und
Wafer-Level-Packaging (WLP) ein, bei welchen die Grundfläche des Gehäuses nicht signifikant größer als die Fläche des
Nacktchips ist.

3.9 3.1.8
Chipbauelement
Chip-Device
Nacktchip mit oder ohne Anschluss- und Verbindungsstrukturen oder ein Chip in einem minimalen Gehäuse

3.10 3.1.9
Datenpaket
Data-Package
Datencontainer
Zusammenstellung von Daten zu einem Chipbauelement, das in Übereinstimmung mit dieser Norm
hergestellt wurde

3.11 Allgemeine Begriffe

3.12 3.2.1
Chip
allgemeine Benennung für Die

3.13 3.2.2
Chip-Scale-Package
Chip-Size-Package
CSP
generischer Begriff für Gehäusetechnologien, mit welchen ein Bauelement in einem Gehäuse montiert wird,
welches nur geringfügig größer ist als der innen liegende Chip

3.14 3.2.3
Wafer-Level-Package
WLP
generischer Begriff für Gehäusetechnologien, mit denen die Gehäusemontage und irgendwelche Verbin-
dungsstrukturen auf dem Wafer zusätzlich ausgeführt werden, bevor der Wafer in einzelne Chips getrennt
wird

3.15 3.2.4
Einzel-Halbleiterbauelement
einzelnes Halbleiterbauelement mit zwei, drei oder vier Anschlüssen

ANMERKUNG Einzel-Halbleiterbauelemente sind Bauelemente wie Einzeldioden, -transistoren und -thyristoren.

3.16 3.2.5
Hybrid(-schaltung)
Modul oder in einem Gehäuse verkappte Baugruppe mit Halbleiterchips sowie passiven Bauelementen,
welche leiterplattenmäßig oder anderweitig verbunden sind

ANMERKUNG Siehe auch Multi-Chip-Modul und Multi-Chip-Package.

3.17 3.2.6
Known-Good-Die
KGD
Qualifikation eines Halbleiterchips, in deren Ergebnis angegeben wird, dass der Chip hinsichtlich einer fest-
gelegten oder geforderten Qualitätslage oder „Anspruchsklasse“ geprüft wurde

ANMERKUNG Eine allgemein akzeptierte Definition für ein KGD ist ein Chip, welcher so geprüft und/oder Screens
unterzogen wurde, dass die entsprechenden Qualitätslagen in der gleichen Bewertungsstufe sind wie die von äquiva-
lenten Bauelementen in Gehäusen.

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E DIN IEC 62258-1 (VDE 0884-101):2007-10

3.18 3.2.7
Gehäuse
Package
gesamter konstruktiver Aufbau, welcher ein oder mehrere Bauelemente der Elektronik während der Betriebs-
lebensdauer vor mechanischer, umgebungsspezifischer oder elektrischer Beschädigung schützt und der
Anschluss- und Verbindungselemente hat

3.19 3.2.8
Gehäusemontage
Packaging
Häusen
Verkappen
Montageprozess von einem oder mehreren Bauelementen der Elektronik in einem Gehäuse

ANMERKUNG Die Verwendung (im Englischen) von „packaging“ als ein Partizip (z. B. „when packaging ICs into dual-
in-line packages …“) wird abgelehnt.

3.20 3.2.9
Verpackung
Verpackungsmaterial
3.21 Material, welches verwendet wird, um Bauelemente der Elektronik vor mechanischer, umgebungs-
spezifischer und elektrischer Beschädigung während des Transports oder der Lagerung zu schützen, und
welches vor dem Einbau des Bauelementes in seine endgültige Anwendung beiseite getan wird

3.22 3.2.10
Multi-Chip-Modul
MCM
Modul, welches zwei bzw. mehr Chips und/oder Chips in minimalen Gehäusen enthält

ANMERKUNG Siehe auch Hybridschaltung und Multi-Chip-Package.

3.23 3.2.11
Multi-Chip-Package
MCP
Multi-Chip-Gehäuse
Gehäuse, welches zwei bzw. mehr Chips und/oder Chips in minimalen Gehäusen enthält

ANMERKUNG Siehe auch Hybridschaltung und Multi-Chip-Modul.

3.24 3.2.12
System-in-Package
SiP
System-Bauelement
Funktionalsystem oder Subsystem in einem einzelnen Gehäuse, das zwei oder mehr Chipbauelemente
enthält, welche eigene separate Systemfunktionen leisten

3.25 3.2.12
Multi-Device-Baugruppe
MDS (en: multi-device sub-assembly)
Baugruppe, welche aus elektronischen Mehrfach-Bauelementen besteht, die mindestens eine integrierte
Schaltung haben

ANMERKUNG Dies ist ein generischer Begriff und schließt unter anderem Hybridschaltung, MCM, MCP und SiP ein.

3.26 3.2.14
Pad
Anschlussfläche
elektrisch leitender Teil auf einem Chipbauelement, welcher einen Bauelementeanschluss bildet, mit dem
elektrische Verbindungen nach außen realisiert werden

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ANMERKUNG Bei Nacktchips ohne äußere Verbindungen wirkt das Pad selber als Bauelementeanschluss. Bei Chips
mit Bumps wird der Bauelementeanschluss in Form von leitendem Werkstoff zusätzlich auf dem Pad angebracht,
während für ein Chip mit angebrachtem Trägerstreifen der Bauelementeanschluss in Form eines (Draht-)Leiters mit dem
Pad verbunden wird und somit über den Chip hinausgeht.

3.27 Begriffe für die Herstellung von Halbleiterbauelementen und für die Anschluss- und
Verbindungstechnologien

3.28 3.3.1
Maske
a) optisch wirkende Abdeckung, welche beim fotolithografischen Ätzen während der Fertigung von Halb-
leiterbauelementen verwendet wird
b) allgemeiner Begriff, der sich auf die wichtigsten einzelnen Fertigungsschritte der Strukturierung
bezieht, welche während der Fertigung angewendet werden

3.29 3.3.2
Schicht
Layer
nicht exakter topologischer Begriff zum Beschreiben des Herstellungsprozesses von Halbleiterbauelementen

ANMERKUNG Eine Schicht besteht aus einem bestimmten Werkstoff und ein Halbleiterbauelement besteht aus vielen
Schichten.

3.30 3.3.3
Passivierung
Oberflächen- oder Endbearbeitung und Beschichtung auf einem Chip, welche üblicherweise aus Halblei-
teroxid oder -nitrid besteht und welche die aktiven Bereiche des Chips vor weiteren äußeren chemischen und
mechanischen Verunreinigungen schützt und dicht verschließt

ANMERKUNG Bond-Pads erfordern ein Öffnen dieser Passivierung, um eine elektrische Kontaktierung zu ermög-
lichen.

3.31 3.3.4
Ritzgraben
Ritzrahmen
Trennlinie
Bereich um den Chip, welcher auf dem Wafer vorgesehen ist, um den Chip aus dem Wafer mittels Ritzens
und Brechens bzw. Sägens herauszutrennen

ANMERKUNG Dieser Bestandteil darf mit vielen anderen Benennungen belegt werden wie z. B. Scribe-Street,
Sägelinie, Brechlinie usw.

3.32 3.3.5
(Chip-)Vereinzelung
(Chip-)Trennen
Chipdicing
Verfahren, bei dem einzelne Chips aus dem Wafer herausgetrennt werden

ANMERKUNG Chipvereinzelung wird üblicherweise mittels einer Präzisionstrennscheibe durchgeführt.

3.33 3.3.6
Drahtbonden
Verfahren zum Befestigen von Verbindungsdrähten oder -flachdrähten auf einem Chip

3.34 3.3.7
Bond-Pad
metallisierte Flächen auf dem Chip, welche für zeitlich begrenzte oder dauerhafte elektrische Verbindungen
(Bonds) verwendet werden

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E DIN IEC 62258-1 (VDE 0884-101):2007-10

3.35 3.3.8
Bumps
Kontakthügel
Lothöcker
erhöhte metallisierte Bereiche auf dem Chip, welche für zeitlich begrenzte oder dauerhafte elektrische Ver-
bindungen verwendet werden

3.36 3.3.9
Trägerstreifen
Lead-Frame
Verdrahtungsträger
strukturierter Träger, auf dem ein Chip montiert wird und der auch die Anschluss- und Verbindungsstruktur
beinhaltet, mit welcher der Chip mittels Bonddrähten verbunden wird

3.37 3.3.10
Chip-Bonden
Die-Attach
Chipmontage
Verfahren und Werkstoffe, welche verwendet werden, um den Chip auf einem Substrat zu befestigen

3.38 3.3.11
Flip-Chip
Halbleiterchip, welcher elektrisch und/oder mechanisch so mit einer Anschluss- und Verbindungsstruktur
verbunden ist, dass der aktive Chipbereich zur Anschlussstruktur zeigt

3.39 3.3.12
Interposer
Zwischenschicht
Werkstoff, welcher zwischen zwei Oberflächen gebracht wird und eine elektrische Isolierung, eine
mechanische Verstärkung und/oder eine kontrollierte mechanische Trennung zwischen den beiden Flächen
ergibt

ANMERKUNG Ein Interposer darf als Mittel zur Redistribution elektrischer Anschlüsse verwendet werden und/oder
ermöglicht unterschiedliche Wärmeausdehnungen zwischen benachbarten Flächen.

3.40 3.3.13
Redistribution
Verfahren zum Verlagern von Anschlüssen auf dem Chip zu vorteilhafteren Stellen durch zusätzliche Ver-
drahtungsschichten oder durch Anwendung eines Interposers

4 Allgemeine Anforderungen
Lieferanten von Chipbauelementen müssen Angaben in einem Datencontainer zur Verfügung stellen, die für
Anwender der Bauelemente auf allen Stufen in der Entwicklung, bei der Beschaffung, der Herstellung und der
Prüfung von Produkten, die diese Bauelemente enthalten, erforderlich und ausreichend sind. Nachfolgend
und in anderen Teilen der vorliegenden Norm sind diese Anforderungen im Einzelnen aufgeführt.

Obwohl zu erwarten ist, dass ein Großteil der Informationen, welche entsprechend der vorliegenden Inter-
nationalen Norm anzugeben sind, aus solchen Quellen wie Hersteller-Datenblättern öffentlich zugänglich und
verfügbar sein werden, gibt es in dieser Festlegung keine ausdrückliche Verpflichtung für einen Lieferanten,
diese Informationen zu veröffentlichen. Alle Informationen, die ein Lieferant eigentums- oder handelsrechtlich
als sensibel betrachtet, dürfen im Rahmen einer Vertraulichkeitsvereinbarung erfolgen.

Weitere Einzelheiten zu Anforderungen in den Abschnitten 6 bis 12.

5 Datenaustausch
Falls Daten für den Austausch auf elektronischer Basis vorgesehen sind, sollten sie möglichst nach den
Festlegungen entsprechend IEC 62258-2, -7 und -8 formatiert werden. Der Fragebogen in Teil 4 von

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E DIN IEC 62258-1 (VDE 0884-101):2007-10

IEC C62258 und das entsprechende Spreadsheet sind als Hilfsmittel gedacht, die Übereinstimmung mit den
Anforderungen dieses Teils der Norm mit der Möglichkeit der Übertragung des Spreadsheet-Inhaltes in eines
der Austausch-Formate zu überprüfen.

6 Anforderungen an alle Bauelemente

6.1 Datensatz

Informationen zum Datensatz selbst einschließlich der Informationsquelle, seiner Version und der dazuge-
hörigen Daten müssen angegeben werden.

6.1.1 Informationsquelle

Die Adresse der Organisation oder Einzelperson, welche für die Erstellung des Datensatzes verantwortlich
ist, muss angegeben werden.

6.1.2 Version (Ausgabe) des Datensatzes

Die Version (Ausgabe) und/oder das Erstellungsdatum des Datensatzes müssen angegeben werden.

6.1.3 Datenaustauschformate

Falls die Daten in einer geeigneten Form für den Datenaustausch zur Verfügung gestellt werden und dabei
ein festgelegtes Format verwendet wird, muss die Bezeichnung und Version des Formats festgelegt werden.
Falls die Daten mit einer Paketiersoftware erzeugt werden, sollte zusätzlich die Bezeichnung und Version der
Software angegeben werden.

ANMERKUNG Zur weiteren Information über geeignete festgelegte Formate siehe die Teile 2, 7 und 8 dieser Norm.

6.2 Bezeichnung und Bezugsquelle

Die Bezeichnung und Bezugsquelle der Chipbauelemente müssen mit ausreichenden Informationen für den
Kunden angegeben werden, um eine angemessene Kommunikation mit dem Lieferanten zu ermöglichen.

6.2.1 Bauartnummer (Bauartcode)

Die vom Hersteller und/oder Lieferanten vergebene Bauartnummer oder die Referenzbezeichnung zur Kenn-
zeichnung des Chipbauelements im Lieferzustand an den Kunden muss angegeben werden. Die Bauart-
nummer eines Bauelementes, bei dem der gleiche Chip in einem anderen entsprechenden Gehäuse
verwendet wird, sollte zusätzlich angegeben werden.

6.2.2 Hersteller

Die Adresse des Unternehmens, welches für die Chip- bzw. Waferherstellung verantwortlich ist, muss
angegeben werden.

6.2.3 Lieferant

Wenn der Hersteller nicht zugleich auch der Lieferant ist, muss auch die Adresse des Lieferanten angegeben
werden.

6.3 Funktion

Es muss eine Beschreibung der elektrischen Funktion und der Varianten des Betriebsverhaltens aller Chip-
bauelemente angegeben werden.

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E DIN IEC 62258-1 (VDE 0884-101):2007-10

6.4 Physikalische Kenngrößen

6.4.1 Halbleitermaterial

Es sollte die Art des zur Herstellung des Chipbauelementes verwendeten aktiven Halbleitermaterials ange-
geben werden.

6.4.2 Basistechnologie

Die Herstellungstechnologie des Chipbauelementes wie z. B. CMOS, BiCMOS, bipolar usw. muss ange-
geben werden.

6.5 Kennwerte und begrenzende Bedingungen

6.5.1 Verlustleistung

Es ist entweder die Verlustleistung innerhalb des Chips oder der Betriebsversorgungsstrom bei Nennbe-
triebsspannung unter den festgelegten bestimmungsgemäßen Betriebsbedingungen anzugeben.

ANMERKUNG Falls Werte sowohl für die übliche als auch die größte Verlustleistung vorliegen, sollten beide ange-
geben werden.

6.5.2 Betriebstemperatur

Für den Chip muss der Betriebstemperaturbereich angegeben werden, in dem das Bauelement nach seiner
veröffentlichten Spezifikationen arbeiten wird.

6.6 Verbindungen

Die elektrische Funktionsbeschreibung aller Anschlüsse muss so angegeben werden, dass die Beziehung
zwischen der elektrischen Funktion und der geometrischen Lage aller Anschlüsse vollständig festgelegt ist.

6.6.1 Anzahl der Anschlüsse

Die Anzahl der einzelnen Anschlüsse, Pads oder anderer Verbindungen auf dem Chipbauelement müssen
angegeben werden.

6.6.2 Angaben zu den Anschlüssen

Für jeden Anschlusspad auf dem Chip müssen folgende Angaben gegeben werden:
a) Lage (Position) – Koordinaten des geometrischen Mittelpunktes des Anschlusses in Bezug auf den geo-
metrischen Referenzpunkt;
b) Form – Form und zugehörige Abmessungen des Anschlusses in dieser Lage;
c) Ausrichtung – Ausrichtung des Anschlusses in Bezug auf eine Referenzrichtung auf dem Chipbauele-
ment;
d) Signalbezeichnung – Bezeichnung der Signal- oder Versorgungsverbindung, welche mit diesem
Anschluss realisiert wird.
e) Signalart – die Art jeder Signal-, Versorgungs- oder anderen Verbindung (Eingang, Ausgang, Versor-
gungsspannung, keine Belegung (no connect) usw.)

6.6.3 Austauschbarkeit

Falls anwendbar, sollten Informationen angegeben werden, welche notwendig sind, um eine logische
und/oder physikalische Austauschbarkeit von Anschlüssen und Funktionaleinheiten eines Chipbauelementes
festzulegen.

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E DIN IEC 62258-1 (VDE 0884-101):2007-10

6.7 Dokumentation

Datenblätter mit allen hier festgelegten Angaben müssen zur Verfügung gestellt werden. Sie dürfen in ge-
druckter oder in elektronischer Form geliefert werden.

6.8 Form der Anlieferung

6.8.1 Physische Form

Es muss die körperliche Form angegeben werden, in welcher die Anlieferung der Chips oder Wafer erfolgt,
ob als vereinzelte Chips, getrennte oder nicht getrennte Wafer und mit bzw. ohne Anschlussstrukturen oder
im minimalen Gehäuse.

6.8.2 Verpackung

Informationen zur Verpackung, welche zum Schutz des Chips bzw. Wafers bei der Handhabung, dem
Transport und der Lagerung verwendet wird, müssen angegeben werden.

6.9 Simulation und Modellierung

Angaben zu Simulationsmodellen und den entsprechenden verfügbaren Simulatoren für die Simulation und
Modellierung des elektrischen und thermischen Verhaltens sollten gegeben werden.

6.9.1 Elektrische Simulation und Modellierung

Es sollten Informationen zur Verfügbarkeit jeglicher Modelle sowohl zur Simulation als auch zur Prüfung des
Chipbauelementes angegeben werden und zusammen mit den Angaben über die Simulatoren (Simulator-
Packages) für die die Modelle vorgesehen sind.

ANMERKUNG Weitergehende Festlegungen im Teil 5 dieser Norm.

6.9.2 Thermische Daten und Modellierung

Für die thermische Modellierung müssen die benötigten thermischen Eigenschaften angegeben werden.

ANMERKUNG Weitergehende Festlegungen im Teil 6 dieser Norm.

7 Anforderungen an Nacktchips und Wafer mit oder ohne Anschluss- und

Verbindungsstrukturen
Dieser Abschnitt enthält die Anforderungen zusätzlich zu denen im Abschnitt 6 für Nacktchips und Wafer mit
und ohne Anschluss- und Verbindungsstrukturen.

7.1 Bezeichnung

Alle Chipbauelemente müssen eine Bezeichnung haben, die aus einem oder mehreren Bauartbezeichnern
besteht, mit der man jedes Chipbauelement von allen anderen Chipbauelementen und von äquivalenten Bau-
elementen in Gehäusen unterscheiden kann. Diese Bezeichnungen müssen die Fähigkeit einer Unterschei-
dung zwischen verschiedenen Versionen der Chips mit gleichen oder ungleichen Funktionen sicherstellen.

7.1.1 Chipbezeichnung

Die vom Hersteller zur Identifizierung des Chips vergebene Bezeichnung muss angegeben werden.

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E DIN IEC 62258-1 (VDE 0884-101):2007-10

7.1.2 Chipversion

Der Revision- oder Stepcode, welcher in der Fertigung zur Identifizierung der Maskenversion oder -revision
verwendet wird, muss angegeben werden

7.2 Werkstoffe

7.2.1 Substratmaterial

Falls bei Chipherstellung ein anderes Material als Substrat, um das aktive Halbleitermaterial mechanisch zu
tragen, verwendet wird, dann sollte die Art des Substratmaterials angegeben werden.

7.2.2 Substratverbindung

Es sind sämtliche Anforderungen an die Verbindung zum Substrat des Chips anzugeben, um sicherzustellen,
dass das Substratmaterial mit der richtigen Spannung (Vorspannung) verbunden wird, und es muss eindeutig
angegeben werden, ob eine Substratverbindung erforderlich, wahlfrei oder verboten ist.

7.2.3 Rückseitenbearbeitung (Backside-Finish)

Für einen Chip, der zum Drahtbonden vorgesehen ist, müssen alle Einzelheiten für die Oberflächenbear-
beitung und Beschichtung angegeben werden, die für die Chipoberfläche anzuwenden sind, die auf der
Montagefläche befestigt wird (Chip-Bonding).

7.2.4 Passivierungsmaterial

Das Material, welches für die letzte Passivierungsschicht auf der Oberfläche des Chips zum Schutz und zur
Isolation verwendet wird, sollte angegeben werden.

7.2.5 Metallisierung

Das Material sollte angegeben werden, welches für die Metallisierung auf dem Chip über dem Teil der Ober-
fläche verwendet wird, der die Bondpads beinhaltet.

7.2.6 Material für Anschlüsse

Für Chips mit Bumps und Chips mit angefügten Verbindungselementen muss der Werkstoff für die An-
schlussverbindungen angegeben werden und zwar einschließlich jeglicher Oberflächenbehandlung
(Finishing).

7.2.7 Struktur der Anschlüsse

Für Chips mit Bumps oder angefügten Verbindungselementen sollten Informationen zur Struktur der An-
schlussverbindungen einschließlich irgendwelcher Redistributionen angegeben werden. Diese Angaben
sollten bei Chips mit Bumps eine Beschreibung des Montageverfahrens der Bumps und Einzelheiten zu
Werkstoffen von irgendwelchen Under-Bumps einschließen.

7.3 Geometrische Kenngrößen

Alle physikalischen Abmessungen müssen angegeben werden, welche sowohl für das Layout als auch die
Montage eines Produktes erforderlich sind, das Chipbauelemente enthält. Dazu gehören die Chipab-
messungen sowie Größe, Form und Lage aller Bauelementeanschlüsse.

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7.3.1 Maßeinheiten

Die Maßeinheiten müssen festgelegt werden, in der die Abmessungen der Chips und Anschlusspads ange-
geben werden. Für den Datenaustausch nach IEC 61360 müssen alle Abmessungen in Meter angegeben
werden.

7.3.2 Ansicht

Es muss angegeben werden, ob die Ansicht des Chips von oben (aktive Seite nach oben) oder von unten
(aktive Seite nach unten) erfolgt. Die bevorzugte Ansicht ist von oben.

7.3.3 Chipgröße

Die größte Länge und die größte Breite des Chips müssen angegeben werden:
a) Bei Chips ohne Gehäuse sind dies die Größtmaße nach dem Trennen;

ANMERKUNG Falls diese nicht verfügbar sind, müssen die Step-and-Repeat-Maße angegeben werden.
b) bei Wafern sind dies die Step-and-Repeat-Maße.

7.3.4 Dicke des Chips

Die Dicke des endbearbeiteten Chips muss angegeben werden.

7.3.5 Grenzabweichungen der Maße

Die Grenzabweichungen für die Chipgröße, die Chipdicke sowie für die Maße und die Position der An-
schlusspads sollten angegeben werden.

7.3.6 Geometrischer Referenzpunkt

Die Koordinaten einer Referenzposition auf dem Chip in Bezug auf den geometrischen Mittelpunkt der Fläche
müssen angegeben werden. Diese bilden den Ursprung des Koordinatensystems, auf den die Positionen der
Chipmerkmale wie die Lage der Anschlusspads und Justiermarken (Fiducials) bezogen werden.

7.3.7 Form und Größe der Anschlüsse

Für Chips mit Verbindungselementen wie Bumps, Balls oder ähnlichen Formen muss die Höhe der An-
schlüsse senkrecht zur Chipoberfläche angegeben werden. Zusätzlich sollten die Grenzabweichungen zur
Anschlusshöhe sowie der Form und den Abmessungen der Anschlüsse parallel zur Chipoberfläche ange-
geben werden. Es sollten außerdem, falls anwendbar, eine Zeichnung oder ein Diagramm der Anschlüsse
mitgeliefert werden und zwar als ein Dokument oder in elektronischer Form im geeigneten Grafikformat.

7.3.8 Chip-Justiermarken (Chip-Fiducials)

Es sollten Angaben über Markierungen auf dem Chip gegeben werden, die zur Unterscheidung von anderen
Chips und zur Ausrichtung bei der Montage verwendet werden. Diese Angaben sollten Bilder der Justier-
marken zusammen mit der Größe und der Lageposition einer jeden Marke einschließen und als ein
Dokument oder in elektronischer Form im geeigneten Grafikformat mitgeliefert werden.

7.3.9 Chip-Abbildung

Vom Chip sollte eine Zeichnung oder eine Fotografie, welche die relative Lage der Anschlusspads, der
Bumps oder des Trägerstreifens zeigen, mitgeliefert werden und zwar als ein Dokument oder in elektroni-
scher Form im geeigneten Grafikformat.

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7.4 Waferdaten

Falls die Chipbauelemente in der Form des getrennten bzw. nicht getrennten Wafers geliefert werden,
müssen folgende Angaben, sofern erforderlich, gemacht werden.

7.4.1 Wafergröße

Falls die Chips im Wafer geliefert werden, müssen vom Wafer Durchmesser und Dicke angegeben werden
und die Grenzabweichungen der Waferdicke sollten ebenfalls angegeben werden.

7.4.2 Wafer-Index/Kennzeichnung

Form und Orientierung irgendeines Index sollten angegeben werden, falls die Chips im Wafer geliefert
werden.

7.4.3 Chipanzahl und Chipabstand auf dem Wafer

Falls die Chips im Wafer geliefert werden, sollte die Gesamtanzahl sowie der Abstand der Chips auf dem
Wafer angegeben werden.

7.4.4 Wafermasken

Falls die Chips im Wafer einschließlich der Lithografiemasken geliefert werden, sollte die Gesamtanzahl
sowie der Abstand der Chips für jede Maske angegeben werden.

8 Bauelemente in minimalen Gehäusen

Die Angaben entsprechend den folgenden Abschnitten werden zusätzlich zu den entsprechenden Festlegun-
gen im Abschnitt 6 und den zutreffenden im Abschnitt 7 gefordert. Falls anwendbar, sollte eine Verweisung
auf die normierten Typen von Gehäusezeichnungen nach IEC 60191 oder in entsprechenden nationalen
Normen erfolgen.

8.1 Anzahl der Anschlüsse

Sowohl die Anzahl der Anschlusspositionen als auch die Anzahl der tatsächlichen Anschlüsse muss ange-
geben werden. Falls die Anschlüsse über ein rechteckiges Array oder entlang der Kanten eines rechteckigen
Gehäuses angeordnet sind, muss auch die Anzahl der Anschlussstellen in jeder der Längen- und
Breitenorientierung des Gehäuses angegeben werden.

8.2 Lage der Anschlüsse

Es sind Angaben bereitzustellen, mit denen der Anwender die Lage aller Anschlüsse am Bauelement bestim-
men kann.

Wenn die Anschlüsse nicht in einem regelmäßigen rechteckigen Array angeordnet sind, muss diese Infor-
mation in einem Koordinatenverzeichnis der geometrischen Mittelpunkte aller Anschlüsse in Bezug auf den
geometrischen Referenzpunkt bestehen.

Wenn keine Informationen dieser Art angegeben sind und die Anschlüsse in einem regelmäßigen rechtecki-
gen Array angeordnet sind, müssen die Angaben so gegeben werden, dass sie ausreichen, um die geo-
metrische Lage jedes Anschlusses im Array abzuleiten.
a) Anschlussraster (Pitch) – Abstand zwischen den Mittellinien benachbarter Anschlüsse. Ist das Raster für
Längs- und Breitenorientierung verschieden, müssen beide Werte angegeben werden;
b) Anschlussstruktur (Anschlusspattern) – die Struktur der belegten Anschlusspositionen muss entweder
mit einer zugehörigen Zeichnung oder in einer anderen Darstellungsart angegeben werden.

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8.3 Form und Größe der Anschlüsse

Die Art des Anschlusses muss angegeben werden, zum Beispiel Ball-Grid-Array, einschließlich der folgenden
Angaben:
a) bei Ball- und Column-Grid-Arrays muss die Höhe der Anschlüsse senkrecht zur Chipoberfläche angege-
ben werden. Zusätzlich sollten die Grenzabweichungen zur Anschlusshöhe sowie die Form und Maße
der Anschlüsse parallel zur Chipoberfläche angegeben werden. Es sollte außerdem, falls anwendbar,
eine Zeichnung oder ein Diagramm der Anschlüsse mitgeliefert werden und zwar als ein Dokument oder
in elektronischer Form im geeigneten Grafikformat.
b) bei Gehäusen in Non-leaded-Technologie müssen die Maße der wirksamen Footprint-Fläche auf der
Montageoberfläche angegeben werden.

8.4 Bauelementegröße

Die größte Länge und die größte Breite des Minimalgehäuses müssen angegeben werden. Dazugehörige
Grenzabweichungen sollten ebenfalls angegeben werden.

8.5 Aufsetzhöhe

Die größte Aufsetzhöhe des Bauelementes im Minimalgehäuse für die Montage muss angegeben werden.
Dazugehörige Grenzabweichungen sollten ebenfalls angegeben werden.

8.6 Gehäuse- und Verschlusswerkstoff

Die Art des für die äußere Schicht oder das Packaging verwendeten Werkstoffs sollte angegeben werden.

8.7 Feuchteempfindlichkeit

Die Feuchteempfindlichkeitsklasse (MSL; en: moisture sensitivity level) des Gehäuses einschließlich der
referenzierten Norm sollte angegeben werden.

8.8 Code der (Gehäuse-)Bauform

Der Code der (Gehäuse-)Bauform nach IEC 60191-4 muss angegeben werden.

8.9 Gehäusezeichnung

Falls zutreffend, sollte eine bemaßte Gehäusezeichnung des Bauelementes mitgeliefert werden und zwar als
ein Dokument oder in elektronischer Form im geeigneten Grafikformat.

9 Qualität, Prüfung und Zuverlässigkeit

Angaben zur erwarteten Ausgangs-Qualitätslage und zur Bauelementezuverlässigkeit müssen gemacht
werden.

ANMERKUNG Angaben über Prüfungen, Qualität und Zuverlässigkeit dürfen, wenn sie als vertraulich angesehen wer-
den, Gegenstand einer Vertraulichkeitsvereinbarung (NDA; en: non-disclosure agreement) zwischen Lieferant und Kunde
sein.

9.1 Ausgangs-Qualitätslage

Angaben über die Ausgangs-Qualitäts-Lage des Chiperzeugnisses müssen gegeben werden. Diese dürfen
z. B. als Fehler je Million (dpm; en: defects per million), annehmbare Qualitätsgrenzlage (AQL; en: acceptable
quality level) oder in einer anderen Maßgröße angegeben werden.

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9.1.1 Beschreibung der Ausgangs-Qualitätslage

Hersteller oder Lieferant müssen eine Beschreibung des Verfahrens, der Kenngrößen und der zugehörigen
Werte, welche zur Berechnung der Ausgangs-Qualitätslage nach 9.1 verwendet werden, angeben.

9.2 Festlegungen zu elektrischen Kenngrößen

Hersteller oder Lieferant müssen die Bedingungen angeben, bei welchen die elektrischen Kenngrößen fest-
gelegt sind; allerdings liegt es in der Verantwortung des Kunden, alle angegebenen Daten auf die Eignung
seines Moduls hinsichtlich der Anforderungen von Entwurf und Entwicklung als auch Endanwendung zu
überprüfen.

9.3 Einhaltung von Normen

Es muss angegeben werden, inwieweit die Chipbauelemente irgendwelchen bestimmten Normen ent-
sprechen.

9.4 Zusätzliches Bauelemente-Screening

Das Bestehen eines zusätzlichen Screenings speziell für Chiperzeugnisse, welches vom Hersteller oder
Lieferanten zur Einhaltung von Normen oder zur Erhöhung der gelieferten Zuverlässigkeit vorgenommen
wurde, sollte angegeben werden.

9.5 Erzeugnisstatus

Der Hersteller muss auf Anfrage Angaben über die Verfügbarkeit und den Status des Erzeugnisses zur Ver-
fügung stellen, beispielsweise eine bevorstehende elektrische/mechanische Änderung des Chipbauele-
mentes wie z. B. ein Chip-Shrinking oder die geplante Beendigung der Fertigung des Bauelementes.

9.6 Prüfbarkeitsmerkmale

Es sollten Angaben über direkt im Bauelement realisierte (designed-in) Prüfbarkeitsmerkmale (z. B. Redun-
danzen, Prüfsicherungen, Fehlerkorrekturen, ad-hoc strukturiertes Boundary-Scan, Built-in-Selbstprüfung
usw.) gegeben werden, und zwar mit Beschreibungen und Erläuterungen zu jedem Merkmal, wo es für das
Prüfen beim Kunden erforderlich ist und es keine patentrechtlichen Verletzungen gibt.

9.7 Zusätzliche Prüfanforderungen

Es sollten irgendwelche anderen erzeugnisspezifischen Angaben gegeben werden, wenn sie für das
elektrische Prüfen durch den Kunden zutreffend sind, wie beispielsweise besondere Prüfstrategien oder
Spannungsbeanspruchungen um Qualitätsziele zu erreichen.

9.8 Zuverlässigkeit

Es muss eine Zuverlässigkeitsabschätzung für die Bauart des Chiperzeugnisses gegeben werden. Der
entsprechende Zuverlässigkeitswert muss als FIT-Rate, MTTF oder in einer anderen Maßgröße angegeben
werden, und zwar zusammen mit den Bedingungen, unter denen die Schätzung durchgeführt wurde.

ANMERKUNG Die endgültige Zuverlässigkeit des Moduls ist eine Kombination aus der Zuverlässigkeit der einzelnen
Chipbauarten, der Anzahl der Chips im Modul, der Signalführung auf dem Substrat, der thermischen Verlustleistungs-
eigenschaften und vieler anderer Variablen. Sämtliche vom Hersteller oder Lieferanten derart zur Verfügung gestellten
Zuverlässigkeitsdaten gelten nur für eine einzige Chipbauart und nur „im Anlieferzustand“ und nicht „im Einbauzustand“.

9.8.1 Zuverlässigkeitsberechnungen

Das Verfahren, die Kenngrößen und die Daten, auf denen die Zuverlässigkeitsschätzung beruht, müssen
angeben werden.

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10 Handhabung und Transport

10.1 Allgemeines

Angaben, welche für die Handhabung der Chiperzeugnisse notwendig sind, müssen gegeben werden, wobei
Einzelheiten der Chipanlieferung, der Lieferverpackung und Empfehlungen für ESD-Schutzmaßnahmen
einzuschließen sind, falls das erforderlich ist.

Alle Transport- und Handhabungsverfahren müssen ein System zur Codierung und Einhaltung der Rückver-
folgbarkeit eines jeden Chips auf sein Waferlos beinhalten.

Die in diesem Abschnitt festgelegten Angaben müssen sich entweder auf dem Bauelement, auf der Primär-
oder Sekundärverpackung oder in einem Begleitdokument einschließlich der Rechnung, sofern zweck-
dienlich, befinden.

Der Anwender sollte sich darüber im Klaren sein, dass bei nicht eindeutiger Kennzeichnung jedes Chips für
die Einhaltung der Rückverfolgbarkeit zusätzliche Verfahren und Dokumentationen erforderlich werden,
nachdem das Chipbauelement aus der Primärverpackung genommen wurde.

Sämtliche Transportverfahren müssen Schutz vor mechanischer Beschädigung, elektrostatischer Entladung

(ESD) und Verunreinigungen bieten, solange der Chip nicht entnommen wird. Wenn in einer Verpackung
mehrere Einheiten transportiert werden, müssen Einrichtungen wie Waffle-Packs oder Wafer-Boote ein-
gesetzt werden, um eine Lageveränderung zu verhindern, welche physikalische Beschädigungen verur-
sachen könnte.

Jedes Transportverfahren sollte außerdem Einrichtungen zur Verhinderung großer Bewegungen oder Ver-
drehungen der Erzeugnisse besitzen, die eine Beschädigung verursachen oder die automatische Hand-
habung der Erzeugnisse beeinträchtigen können.

ANMERKUNG Die in diesem Abschnitt geforderten Angaben sind mit dem gelieferten Produkt beizustellen und sind
nicht Teil eines Datencontainers.

ANMERKUNG Für weitergehende Informationen zu den Festlegungen dieses Abschnitts wird auf Teil 3 dieser Norm
verwiesen.

10.1.1 Kunden-Teilenummer

Die vom Kunden festgelegte und benötigte Teilenummer muss angegeben werden, wenn sich diese von der
Bauartnummer oder der Teilenummer des Herstellers unterscheidet.

10.1.2 Bauart-Nummer

Die Bauartnummer oder die Bauelementebezeichnung, welche vom Hersteller zur Identifizierung des end-
bearbeiteten Chips im Lieferzustand an den Kunden vergeben wurde, muss die angegebene sein.

10.1.3 Lieferant

Der Name des Lieferanten muss angegeben werden.

10.1.4 Hersteller

Der Name des Herstellers ist anzugeben, falls dieser nicht zugleich der Lieferant ist.

10.1.5 Rückverfolgbarkeit

Es sind die Losnummer des Lieferanten oder jede andere Angabe zugeben, die das Chipbauelement oder
die Bauelementecharge eindeutig mit der entsprechenden Dokumentation über das Waferfertigungslos
und/oder das Prüflos verknüpfen.

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10.1.6 Liefermenge

Es sind die Gesamtmenge an Chips in der Transportverpackung und die Aufteilung der Mengen in jede Ver-
packungseinheit wie z. B. Waffle-Pack, Gurtverpackungen (Reels) oder Wafer anzugeben. Bei Wafern darf
diese Menge die Anzahl guter Chips auf dem Wafer sein.

10.1.7 Anforderungen zum Umweltschutz

Der Lieferant muss eine Erklärung abgeben, dass nationale oder regionale gesetzliche Forderungen einge-
halten werden, und die entsprechenden Maßnahmen zum Umweltschutz erläutern.

ANMERKUNG Dabei sollten auch die Wiederverwertung (Recycling) und die Wiederverwendung (Re-use) von
Verpackungsmaterialien sowie die Überwachung von Giftstoffen berücksichtigt werden.

10.2 Besondere Anforderungen für Nacktchips und Wafer

10.2.1 Chipversion

Der Revisions- oder Stepcode zur Identifizierung der Maskenversion/-revision muss angegeben werden.

10.3 Besondere Anforderungen für Wafer

10.3.1 Wafer-Mapping

Wenn die Chips im geprüften Wafer geliefert werden, müssen die Angaben gegeben werden, mit denen der
Anwender die einzelnen guten und verworfenen Chipbauelemente oder die Qualitätsklasse der Bauelemente
erkennen kann. Diese Angabe darf in Form eines Wafer-Mappings bereitgestellt werden, welche die Ergeb-
nisse der Prüfungen darstellt und die ausgewählten Chips auf dem Wafer eindeutig kennzeichnet, und zwar
in gedruckter oder elektronischer Form. Alternativ dazu darf der Wafer selbst physikalisch gekennzeichnet
werden, z. B. durch Markierung von verworfenen Chips oder Chips der Anspruchsklasse zwei mit einem
Farbpunkt; in diesem Fall muss die Bedeutung der Markierung angegeben werden.

10.4 Besondere Anforderungen

Wenn besondere Anforderungen an das Auspacken und an die Handhabung der Erzeugnisse bestehen,
muss auf der Primär- und Sekundärverpackung ein geeigneter Hinweis angebracht sein, um die Personen,
welche die Transportbehältnisse handhaben, zu warnen.

10.4.1 Besondere Schutzmaßnahmen

Es muss eine Beschreibung jedes einzelnen Materials oder jeder freiliegenden Oberfläche angegeben
werden, welche bei der Handhabung einen besonderen Schutz erfordern. Beispielsweise dürfen manche
Chipbauelemente nicht auf der Oberseite berührt werden oder andere dürfen nicht UV-Licht ausgesetzt
werden.

10.4.2 Warnhinweise bei Chips ohne Gehäuse

Wenn die Primärverpackung Chips oder Wafer ohne Gehäuse enthält, muss eine Information erfolgen, die
angibt, dass das Transportbehältnis in einer kontrollierten Umgebung entsprechend der Klasse nach
ISO 14644-1 zu öffnen ist. Diese Information muss in Form eines Warnhinweises erfolgen, der auf der
Primärverpackung angebracht ist.

10.4.3 Warnung vor Giftstoffen

Wenn die Verpackung Giftstoffe enthält, muss in Übereinstimmung mit den gesetzlichen Forderungen und
Vorschriften ein entsprechender Warnhinweis erfolgen, der sich über die gesamte Lieferkette zieht.

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10.4.4 Warnung bei zerbrechlichen Bauelementen

Wenn die Verpackung zerbrechliche Bauelemente enthält, die beim Öffnen des Transportbehältnisses be-
schädigt werden könnten, muss auf der Primärverpackung ein entsprechender Warnhinweis angebracht
werden.

10.4.5 Warnung bei ESD-Gefährdung

Wenn die Verpackung ESD-gefährdete Bauelemente enthält, die bei der Handhabung des Erzeugnisses
beschädigt werden könnten, muss auf der Primärverpackung ein entsprechender Warnhinweis angebracht
werden.

11 Lagerung
Chip-Erzeugnisse sind üblicherweise empfindlich gegenüber Feuchte und Sauerstoff und jede Umgebung zur
Lagerung von Chips sollte so beschaffen sein, dass das Kontaminationsrisiko gering ist, damit sichergestellt
wird, dass der Qualitätsverlust des Erzeugnisses möglichst gering ist.

Um das Obsoleszenzproblem der Bauelemente zu lösen, werden Nacktchips und Wafer auch in Langzeit-
Lager, bekannt als Wafer-Banken, eingelagert. Obwohl anerkannt ist, dass Chips und Wafer ohne Gehäuse
lange Zeit gelagert werden können, müssen Lagerungsbedingungen und Verpackungsmaterialien während
der Lagerung einen möglichst geringen Qualitätsverlust der Erzeugnisse sicherstellen.

ANMERKUNG Für weitergehende Informationen zu den Festlegungen dieses Abschnitts wird auf Teil 3 dieser Norm
verwiesen.

11.1 Lagerungsdauer und -bedingungen

Besondere Ereignisse, welche die größte Lagerungsdauer beeinflussen, sind anzugeben und zwar zusam-
men mit den Bedingungen, für die diese Lagerungsdauer gültig ist.

11.2 Langzeitlagerung

Falls vorgesehen ist, Erzeugnisse für sehr große Zeiträume zu lagern, müssen die Bedingungen der Lang-
zeitlagerung angegeben werden und der Lieferant muss zertifizieren, ob diese Bedingungen und die Rück-
verfolgbarkeit der gelagerten Erzeugnisse eingehalten werden.

11.3 Einschränkungen zur Lagerung

Irgendwelche Einschränkungen hinsichtlich der Lagerung sollten angegeben werden.

12 Montage
Obwohl anerkannt ist, dass der Halbleiterhersteller oder -lieferant weder Kontrolle noch Verantwortung für die
vom Anwender von Chipbauelementen angewendeten Montageverfahren besitzt, gibt es bestimmte Fälle, in
denen für die richtige Montage oder den richtigen Betrieb des Chips zusätzliche Angaben erforderlich sind.
Das kann besonders wichtig bei der Montage von MEMS-Erzeugnissen (MEMS; en: micro electro mechanical
systems) sein.

In diesem Abschnitt sind Festlegungen angegeben, die sich auf die Montage beziehen und die wesentlich für
die ordnungsgemäße Anwendung des Erzeugnisses sind.

12.1 Befestigungsverfahren und -werkstoffe

Wenn es für die ordnungsgemäße Montage des Erzeugnisses erforderlich ist, sind Angaben über besondere
oder außergewöhnliche Befestigungsverfahren und -werkstoffe einschließlich der Vorbehandlung zu geben.

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12.2 Bondverfahren und -werkstoffe

Wenn es für den ordnungsgemäßen Betrieb des Chips erforderlich ist, sind Angaben über besondere
Bondverfahren zusammen mit Angaben über geeignete Bondwerkstoffe zu geben.

12.3 Beschränkungen zur Montage

Irgendwelche Beschränkungen hinsichtlich der Verfahren oder Prozesse, welche für die Montage der Chip-
bauelemente verwendet werden, sollten angegeben werden wie beispielsweise irgendwelche Flächen auf
dem Chip, auf denen Ultraschallbonden oder Druckbeanspruchungen nicht zugelassen sind.

12.3.1 Temperatur-Zeit-Profile

Es muss die höchste Temperatur angegeben werden, welcher ein Bauelement während irgendeines Teil-
schritts der Chipmontage, beim Löten des Bauelementes oder anderer Fertigungsprozesse ausgesetzt
werden darf. Ebenfalls sollte die höchste Dauer anzugeben, über die ein Bauelement dieser Höchst-
temperatur während irgendeines Teilprozesses ausgesetzt werden darf.

12.4 Prozessbeschränkungen

Es sollten irgendwelche Beschränkungen in den Prozessen angegeben werden, welche beim Bonden ange-
wendet werden, so sollten beispielsweise Warnhinweise gegeben werden, wenn sich aktive Schaltungsteile
unter irgendeinem Bondpad befinden.

25
 – Entwurf –
E DIN IEC 62258-1 (VDE 0884-101):2007-10

Anhang A
(informativ)

Literaturhinweise
1. IEC 60068, Test methods
2. IEC/PAS 62179, Ed.1.0, Electrostatic discharge (ESD) sensitivity testing human body model (HBM)
3. IEC/PAS 62180, Ed.1.0, Electrostatic discharge (ESD) sensitivity testing machine model (MM)
4. ISO 9000 series, Quality Management Standard
5. ISO/IEC 11179-3, Information Technology – Co-ordination of Data Element Standardisation, Part 3:
Basic Attributes of Data Elements
6. ES 59008, Data requirements for semiconductor die
7. ES 59008 Part 6-1, Data exchange – DDX
8. ES 59008 Part 6-2, Data dictionary
9. EN 100015-1, Basic Specification on the Protection of Electrostatic Sensitive Devices
10. Die Information Exchange (DIE) Format Version 1.0.3, November 1994
11. JEDEC standard J-STD-012, Implementation of flip-chip and chip scale technology, January 1996
12. EIA/JEDEC JESD16, Assessment of Microcircuit Outgoing Non-conforming Levels in Parts Per Million
13. EIA/JEDEC JESD46, Guidelines for User Notification of Process Changes by Semiconductor Suppliers
14. EIA/JEDEC JEP95, Registered and standard outlines for solid state and related products
15. ANSI/EIA 554, Assessment of microcircuits outgoing non-conformance levels in parts per million (PPM)
16. ANSI/EIA 557-A, Statistical Process Control Systems
17. ANSI/EIA 599, National Electronic Process Certification Standard
18. IEEE 1029.1, Waveform and Vector Exchange Specification
19. IEEE 1076, VHSIC Hardware Description Language
20. FED-STD-209, Clean Room and Workstation Requirements, Controlled Environments
21. MIL STD-883, Microelectronics, Test Methods and Procedures
22. MIL-PRF-19500, General Specification for Semiconductor Devices
23. MIL-PRF-38534, General Specification for Hybrid Microcircuits
24. IPC/JEDEC J-STD-020C, Standard for moisture/reflow sensitivity classification for non-hermetic solid
state surface-mount devices, July 2004
25. IPC/JEDEC J-STD-026, Semiconductor design standard for flip-chip applications, August 1999
26. IPC/JEDEC J-STD-028, Performance standard for construction of flip-chip and chip scale bumps, 1999
27. IPC/JEDEC J-STD-033B, Standard for handling, packing, shipping und use of moisture/reflow sensitive
surface-mount devices, October 2005
28. EIAJ EDR 4701B, Handling guidance for semiconductors, 1996
29. EIAJ EDR-4703, Quality assurance guidelines for bare die including KGD, April 1999

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 — Entwurf —
E DIN IEC 62258-1 (VDE 0884-101):2007-10

Anhang B
(informativ)

Terminologie

Alle Warenzeichen sind anerkannt.

B.1 Begriffe zur Montage

Chip-on-Board (COB)
Montage- und Befestigungstechnologie, bei welcher der Chip auf ein Substrat, oft eine Leiterplatte, montiert
wird
MCM-C
MCM unter Verwendung der Anschluss- und Verbindungseinrichtungen auf einem keramischen Substrat
MCM-D
MCM unter Verwendung der Anschluss- und Verbindungseinrichtungen auf einem dielektrischen Substrat
MCM-L
MCM unter Verwendung der Anschluss- und Verbindungseinrichtungen auf einem laminierten Substrat
Oberflächen-Montage-Technologie (SMT; en: surface mount technology)
Montage- und Leiterplattentechnologie, bei welcher die Bauelemente auf die Oberfläche der Leiterplatte mon-
tiert werden, und zwar ohne Verwendung von Löchern zur Ausrichtung und zum Verbinden der Bauelemente-
anschlüsse
Durchsteckmontage
Pin-in-Hole
allgemeiner Begriff, der für eine Montage- und Leiterplattentechnologie benutzt wird, bei welcher Bauele-
mente an Anschlusspins oder -drähte befestigt und an diese angeschlossen werden, die durch Löcher in der
Leiterplatte montiert werden

B.2 Begriffe zur Prüfung

absolute maximale Bemessungen
Bereich der Spannungen, Ströme, Temperaturen usw., außerhalb dessen ein Bauelement einer Degradation
des Betriebsverhaltens oder der Zuverlässigkeit unterliegt, seine Funktionsfähigkeit beendet oder einer
irreversiblen Beschädigung unterliegt
Bond-Pull
Bond-Abzugsbeanspruchung
zerstörende Zugbeanspruchung über Bonddrähte, um die Festigkeit der Bondverbindungen zu ermitteln
Burn-in
zeit-/temperatur-/spannungsbezogenes Verfahren zur Aufdeckung potenzieller Fehler
Defekt-Level (DL)
Defektniveau
Anzahl von nicht erkannten Defekten (Fehlern) im Los
zu prüfendes Bauelement (DUT; en: device under test)
zu beanspruchendes Bauelement
eigentliches Halbleiterbauelement, das gerade einer elektrischen oder umgebungsspezifischen Prüfbean-
spruchung unterzogen wird
ESD-geschützter Bereich
EPA (en: ESD protected area)
Bereich oder Arbeitsplatz mit ESD-Schutz
elektrostatisch empfindliches Bauelement
ESDS (en: electro-static discharge sensitive device)
Bauelement mit bekannter Ansprechempfindlichkeit oder Störanfälligkeit für elektrostatische Entladung

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 – Entwurf –
E DIN IEC 62258-1 (VDE 0884-101):2007-10

Losannahmezahl
größte Anzahl von Bauelementen, die bei einer Stichprobenprüfung verworfen werden dürfen, ohne eine
Zurückweisung des Loses zu verursachen
Losrückweisezahl
Anzahl der verworfenen Bauelemente bei einer Stichprobenprüfung, die eine Zurückweisung des Loses
verursacht
Grenzqualität LQ
LTPD (en: lot tolerance percent defective)
Einzel-Stichprobenplan, bei dem statistisch die Zurückweisung von 90 % aller Lose mit einer größeren Proz-
entzahl Fehler als der festgelegten LTPD gesichert ist
Prober
Einrichtung, die eine elektrische Verbindung zu einem einzelnen Chip auf einem Wafer ermöglicht (siehe
dort)
Beständigkeit gegenüber (flüssigen) Lösungsmitteln
(Prüf-)Beanspruchung, bei der das zu prüfende Bauelement zuerst in Lösungen wie Trichlortrifluorethan und
Methylenchlorid getaucht und anschließend abgebürstet wird, um die Beständigkeit der Kennzeichnung auf
dem Bauelement zu bestimmen
Stichprobenplan
statistisch abgeleitete Menge von Stichprobenumfängen, Annahmezahlen und/oder Rückweisezahlen, die
bestätigt, dass ein gegebenes Los von Materialien die festgelegten AQL- oder LTPD-Werte einhält
(Stabilisierungs-)Tempern
Beanspruchen von Bauelementen in einer Kammer bei erhöhter Temperatur ohne elektrische Spannungs-
beanspruchung
Zwischenträger
Einzelchipträger
Temporary-Carrier
Kontaktsystem, das den Chip während der elektrischen Prüfung trägt, keinen dauerhaften Kontakt mit dem
Chip aufweist und möglicherweise wieder verwendet werden kann
Prüfbarkeit
Testability
Maßgröße, inwieweit in ökonomischer Sicht ein IC in der Fertigung elektrisch geprüft werden kann
Tester
generischer Begriff, der sich im Allgemeinen auf eine elektronische Einrichtung bezieht, die für die Prüfung
und Analyse von Bauelementen der Elektronik einschließlich integrierter Schaltungen entwickelt und einge-
setzt wird
Testvektoren
Prüfvektoren
Reihe von Prüfstimuli und erwarteter Antworten, die entweder an einen Simulator für ein Bauelementemodell
oder einen Tester für ein tatsächliches Bauelement angelegt oder von diesen empfangen werden
Wafer-Inken
Wafer-Inking
Verfahren zum Aufbringen von Tintenpunkten auf einzelne Chips auf dem Wafer, um zurückzuweisende oder
fehlerhafte Baulemente zu kennzeichnen

B.3 Begriffe zu Halbleiterbauelementen

Metall
Metallisierung
metallisch leitende Schicht, die gewöhnlich, aber nicht ausschließlich, aus Aluminium besteht
Via
Durchkontaktierung
Öffnung oder Loch in einer nicht leitenden Schicht zur Verbindung von zwei oder mehr leitenden Schichten

28
 — Entwurf —
E DIN IEC 62258-1 (VDE 0884-101):2007-10

thermisches Via
Wärmeleitbohrung
Via, welches zur ausdrücklichen Unterstützung der Wärmeleitfähigkeit eingebaut wurde
Poly
Schicht aus polykristallinem Silizium
Passivierungsstufe
Dickenänderung in der Passivierung für die Metall-Metall- oder die Metall-Halbleiterverbindung entsprechend
dem Chip-Entwurf, bei der Passivierungsschichten als Ergebnis der bestimmungsgemäßen Bauelementever-
arbeitung entfernt wurden
Glaspassivierung
oberste Schicht(en) aus transparentem isolierendem Material, die den aktiven Schaltungsbereich ein-
schließlich der Metallisierung, aber nicht die Bondinseln abdeckt (abdecken). Siehe auch Passivierung.
Glasurrisse
Crazing
kleine Risse in der Glaspassivierung
Globe-Top
Vergießen
Verkappung, die durch Auftragen eines Epoxydharzes oder eines ähnlichen Werkstoffes über einen gebon-
deten oder befestigten Chip ausgeführt wird
Kontaktfenster
Öffnung, die in das Halbleiteroxid, Nitrid oder eine andere Isolierschicht, die unmittelbar auf dem Chip aufge-
wachsen oder abgeschieden wurde, geätzt wird, sodass ein ohmscher Kontakt mit dem darunter liegenden
Halbleitermaterial möglich ist
Flat
Notch
fehlendes Segment auf einem runden Wafer für Orientierungszwecke
Under-Bump-Metallisierung
Metallschicht auf einem Anschlusspad, die eine gute Verbindung zwischen einem Bump und dem Pad liefert
Wafer-Level-Packaging
Fertigungsverfahren der teilweisen Gehäusemontage und des Schutzes der Chips, die sich noch auf dem
Wafer befinden, und noch bevor der Wafer in vereinzelte Chips getrennt wird
Reflow
Fertigungsverfahren zum Verbinden von Bauelementen auf ein Substrat durch Wiedererwärmung und
Schmelzen des Lotes
Dickenreduktion
Abdünnen
Verfahren zur Dickenverringerung des Chips oder Wafers für eine bestimmte Applikation
bipolar (Technologie)
Technologie zur Herstellung von Bipolarbauelementen
Metall-Oxid-Halbleiter
MOS (en: metal oxid semiconductor)
Technologie zur Herstellung von FET-Bauelementen
N-typ Metall-Oxid-Halbleiter
NMOS (en: N-type metal oxid semiconductor)
Technologie zur Herstellung von NMOS-FET-Bauelementen
P-typ Metall-Oxid-Halbleiter
PMOS (en: P-type metal oxid semiconductor)
Technologie zur Herstellung von PMOS-FET-Bauelementen
Komplementär-Metall-Oxid-Halbleiter
CMOS (en: complementary metal oxid semiconductor)
Technologie zur Herstellung sowohl von NMOS- als auch PMOS-FET-Bauelementen

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 – Entwurf –
E DIN IEC 62258-1 (VDE 0884-101):2007-10

bipolar und CMOS-Bauelemente

BiCMOS (en: bipolar and complementary metal oxid semiconductor)
Transistorfertigungstechnologie zur Herstellung sowohl von bipolaren als auch CMOS-Bauelementen
Gallium-Arsenid(GaAs)-Technologie
GaAs
Halbleitermaterial mit höherer Betriebsgeschwindigkeit als Silizium
Mikrometer
Maßeinheit der Länge, 10–6 m; wird allgemein zur Beschreibung der Geometrie eines Prozesses benutzt;
kleinstes praktisches Maß, das bei diesem Prozess aufrechtzuerhalten und handhabbar ist
mil
Milli-Inch
Maßeinheit der Länge, 10–3 in; nicht bevorzugte Maßeinheit, die häufig zur Beschreibung der Abmessungen
eines Chips benutzt wird
Multi-Project-Wafer
MPW
Mittel zur Verarbeitung von Prototypen oder Kleinserienfertigungen unterschiedlicher ASICs auf demselben
Wafer
Silizium auf Isolator
SOI (silicon on insulator)
allgemeiner Begriff zur Beschreibung einer Fertigungstechnologie, bei der statt Silizium ein isolierender
Werkstoff als Bulkmaterial verwendet wird, wobei es sich um Saphir (SOS) handeln darf

ANMERKUNG Es wird allgemein vorausgesetzt, dass die SOI-Technologie auch eine CMOS-Technologie ist.
Silizium auf Saphir
SOS (silicon on sapphire)
spezielle Fertigungstechnologie, bei der statt Silizium Saphir, eine Variation des Korund (Al2O3), als Bulk-
material verwendet wird

ANMERKUNG Es wird allgemein vorausgesetzt, dass die SOS-Technologie auch eine CMOS-Technologie ist.

B.4 Montagetechnologie
Ball-Bonden
kapillarformendes Druckbonden einer Bondkugel mittels Ultraschallthermo- oder Thermokompressions-
Technologie zur Herstellung der galvanischen Bondverbindung
Wedge-Bonden
Keilbonden
Bondverbindung, die mittels Ultraschalltechnologie hergestellt wird
Laser-Bonden
Bondverbindung, die mittels Lasertechnologie hergestellt wird
eutektisches Bonden
Chipbondverfahren, das auf einer eutektischen Gold-Silizium-Verbindung beruht, die bei der eutektischen Si-
Au-Temperatur von 483 °C gebildet wird
Silber-Glas-Bonden
Chipbondverfahren unter Anwendung einer Glaspaste, der Silberpartikel für die Wärmeleitfähigkeit und/oder
die elektrische Leitfähigkeit zugesetzt wurden
Polyimid-Bonden
Chipbondverfahren unter Anwendung eines thermisch aushärtenden organischen Verbundwerkstoffs
(Polyimid), der wahlweise elektrisch leitende oder wärmeleitende Zusätze enthält
Polymer-Bonden
Chipbondverfahren unter Anwendung eines thermisch aushärtenden thermoplastischen organischen Ver-
bundwerkstoffs, der wahlweise elektrisch leitende oder wärmeleitende Zusätze enthält

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 — Entwurf —
E DIN IEC 62258-1 (VDE 0884-101):2007-10

Epoxid-Bonden
Chipbondverfahren unter Anwendung eines thermisch aushärtenden organischen Verbundwerkstoffs (eines
Epoxidharzes), der wahlweise elektrisch leitende oder wärmeleitende Zusätze enthält
θJC
Wärmewiderstand zwischen einer Chipgrenzfläche und der äußeren Oberfläche des den Chip umgebenden
Gehäuses
Metallisierungs-Run
Metallisierungslos
Waferlos, das gleichzeitig metallisiert wird. Da die Anzahl der Wafer, die eine Bedampfungskammer (d. h.
Metallisierungskammer) aufnehmen kann, häufig kleiner ist als die Anzahl der Wafer, die eine Diffusionskam-
mer aufnehmen kann, ist es möglich, mehrere Metallisierungs-Runs zu erhalten, die aus demselben Waferlos
stammen.
Leiter
Traces
Tracks
Begriff zur Beschreibung der Struktur der elektrischen Verbindungen auf einem Substrat (dieser Begriff wird
im Allgemeinen bei der Leiterplattenkonstruktion verwendet)
Thermal-Relief(-Struktur)
Öffnung oder Reihe von Öffnungen in einer wärmeleitenden Schicht, die zur Entlastung mechanischer Bean-
spruchungen vorgesehen sind, die durch Wärmeausdehnung und -schwund verursacht werden
Waferrückseiten-Läppen
Polieren der Waferrückseite, um die Oberflächenrauheit zu reduzieren
Wafer-Abdünnen
Reduzieren der Waferdicke vom Halbleiter-Bulk-Material auf einen festgelegten Wert. Das Abdünnen der
Wafer erfolgt üblicherweise mit Hilfe mechanischer Werkzeuge und Endpolieren, Plasmaätzen oder CMP

B.5 Begriffe zu Entwurf und Simulation

Workstation
Rechnersystem, gewöhnlich als Multi-User- und Multitasking-System, mit leistungsfähigen Grafikfunktionen
Netzliste
Softwaredatei, die Zusammenschaltungs- und Objektinformationen enthält, die zu einem bestimmten Entwurf
gehören
Modell
mathematische, softwaregestützte oder textliche Darstellung zur Beschreibung des Verhaltens einer
Schaltung oder eines Bauelementes
Bibliothek
Library
Datensatz, der eine Halbleitertechnik repräsentiert
SPICE (en: simulation package for integrated circuit electronics)
generischer Begriff, der eine Reihe von kommerziellen analogen Simulatoren beschreibt, deren gemeinsame
Herkunft das elektrische Simulationsprogramm Berkeley SPICE2 ist. Die meisten modernen SPICE-
Simulatoren weisen ein gemeinsames Konformitätsniveau für die SPICE-Modellierung auf.
VITAL
für das Timing entsprechende Bibliothek für die Anwendung in VHDL-Simulatoren
Verilog
Simulations- und Synthesesprache, die vom Open Verilog Institute (OVI) überwacht wird und in IEEE 1364
festgelegt ist. Verilog® ist ein eingetragenes Warenzeichen von Cadence Design Systems, Inc.
Register-Transfer-Ebene
RTL (register-transfer-level)
Registerübertragungsebene
Ebene der logischen Entwurfsabstraktion, die zur vereinfachten Visualisierung eines Entwurfs eingesetzt wird

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 – Entwurf –
E DIN IEC 62258-1 (VDE 0884-101):2007-10

Layout versus Schematic

LVS
SRC (en: schematic rule check)
Prüfverfahren auf Übereinstimmung von Layout einer Halbleiterschaltung oder eines MCM mit dem vorge-
gebenen Bauelemente-Schaltplan (schematic) (oder einer Netzliste)
Design-Rules-Check
DRC
Prüfverfahren auf Einhaltung der geometrischen oder topologischen Entwurfsregeln, speziell anwendbar
beim Layout einer Halbleiterschaltung oder eines MCM
Electrical-Rules-Check
ERC
Prüfverfahren auf Einhaltung der elektrischen und elektromechanischen Entwurfsregeln, speziell anwendbar
beim Layout und Schaltplan einer Halbleiterschaltung oder eines MCM
Synthese
automatische Ausführung eines logischen Entwurfs
Layout
Darstellung der geometrischen Realisierung eines elektronischen Entwurfs
Pad-Layout
Zeichnung, Foto oder Reproduktion der Chipmetallisierungsstruktur mit ausreichenden Angaben hinsichtlich
der Anordnung der Anschlusspads oder Bondpads
Extraktion
Extraktor
Begriff für den Mechanismus des Erzielens elektrischer und/oder Netzlisten-Daten aus einem physikali-
schen/mechanischen Layout
Datenpaket
Data-Pack
Sammlung von Angaben, welche oft die Entwurfsdokumentation und Prüfergebnisse enthält und die alle
Aspekte des Qualifizierungsprozesses für einen gegebenen Entwurf oder ein gegebenes Los von Chips
dokumentiert und kennzeichnet
(Input-)Deck
allgemeiner Ausdruck für eine Datei oder Dateien, die entweder Überprüfungs-Vorschriften wie z. B. für LVS,
DRC und ERC oder variable Kenngrößen zur Simulation wie z. B. SPICE enthält (enthalten)
Joint Test Action Group
JTAG
internationale Arbeitsgruppe, die Prüfspezifikationen und Definitionen für die Beschaltung integrierter Schal-
tungen und deren Prüfbarkeit in IEEE 1149.1 erstellt
Quality Test Action Group
QTAG
internationale Gruppe von Technikern, welche Prüftechniken untersuchen
Boundary Scan Definition Language
BSDL
Spezifikation einer Softwaresprache (Modell), welche für Boundary-Scan-Prüfungen angewendet wird und in
IEEE 1149.1 festgelegt ist
Die Information Exchange
DIE
Softwaresprache und Spezifikation eines Dateiformates für den Austausch entsprechender Chipdaten
Electronic Design Interchange Format
EDIF
Spezifikation für den Austausch elektronischer CAD-Daten. Aktuelle Versionen sind EDIF 2 0 0 und
EDIF 3 0 0, während EDIF 4 0 0 die Beschreibung von MCM unterstützt.
Initial Graphics Exchange Specification
IGES
Spezifikation für den Austausch geometrischer Daten

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 — Entwurf —
E DIN IEC 62258-1 (VDE 0884-101):2007-10

standards for the exchange of product data

STEP
Normenreihe ISO 10303
Graphical Display System
GDSII
Softwaresprache und Spezifikation eines Dateiformates, welche zur Übertragung von physikalischen Ent-
wurfsdaten des Halbleiterlayouts benutzt wird. GSDII ist ein eingetragenes Warenzeichen von Cadence
Design Systems.
Stream-Format
oft benutzte alternative Benennung für GDSII-Daten
Caltech Intermediate Format
CIF
Softwaresprache und Spezifikation eines Dateiformates, welche zur Übertragung von physikalischen Ent-
wurfsdaten des Halbleiterlayouts benutzt wird, definiert und festgelegt vom California Institute of Technology
Drawing eXchange Format
DXF
Softwaresprache und Spezifikation eines Dateiformates, welche zur Übertragung von mechanischen Zeich-
nungsdaten benutzt wird. DXF ist ein eingetragenes Warenzeichen von Autodesk Inc.
kommagetrennte Variable
CSV (en: comma separated variable)
allgemeines Dateiformat, bei dem einzelne Datenfelder durch Kommata getrennt werden

B.6 Begriffe zu Verpackung und Lieferung

ANMERKUNG Grundsätzliche Festlegungen für den Schutz elektrostatisch gefährdeter Bauelemente: siehe
IEC 61540-1.
Datumscode
Date-Code
drei- oder vierstelliger Code, welcher das Datum der Montage eines Loses angibt; die ersten beiden Stellen
kennzeichnen im Allgemeinen das Jahr, die letzten beiden die Woche
Waferbox
Waferkassette
Behälter, in welchem Wafer zur Lagerung und zum Transport magaziniert werden dürfen
Waffle-Pack
Waffle-Tray, Chip-Tray
in Kassettenfächer eingeteiltes Tablett, in dem der Chip zur Lagerung und zum Transport magaziniert werden
darf
Dry-Pack
Trockenverpackung
Behältnis, in welchem der Feuchtigkeitsgehalt von den Gehäusen der Chipbauelemente innerhalb fest-
gelegter Grenzwerte gehalten werden kann
GEL-PAK
Markenname für ein dem Waffle-Pack (siehe dort) ähnliches Behältnis, welches zur Lagerung und zum
Transport verwendet wird und das anstelle von Kassettenfächern eine gering haftende Gel-Einlage zum
Halten der Chips in einer bestimmten Lage benutzt
Wafer-Trägerfolie
Wafer-Carrier-Tape
Dicing-Tape
Expandierfolie
über einen Rahmen gezogene Membrane oder gezogener Film aus einer Kunststoff-Folie mit einer gering
haftenden Seite, welche den Wafer in der zum Trennen und zur nachfolgenden Verarbeitung geeigneten
Lage hält

33
 – Entwurf –
E DIN IEC 62258-1 (VDE 0884-101):2007-10

sawn on film
auf (der) Folie getrennt
Wafer, die probergetestet und auf der Folie getrennt wurden, welche dann auseinander gezogen (stretching)
und über einen Ring oder Rahmen gespannt wurde
Matrix auf Folie
Matrix-on-Film
visuell gute Chips, die von einem getrennten Wafer ausgewählt wurden und in einer gleichmäßigen Matrix
angeordnet auf eine Folie aufgebracht wurden, die über einen Ring oder Rahmen gespannt wird
12.5 Nitto
allgemeines Markenzeichen für Folienträger
Vial-Verpackung
Verpackungsverfahren, bei dem die Chips in eine Flüssigkeit, üblicherweise Freon oder Ähnliches, einge-
taucht werden
Lagerungsdauer
größte zulässige Dauer, über welche Chips/Wafer gelagert werden dürfen, bevor ein Re-Screening erfor-
derlich wird
Wafer- und Chip-Banke
beabsichtigte Lagerung von endbearbeiteten Chips und Wafern unter kontrollierten Lagerungsbedingungen

Tape-and-Reel
Verpackungsverfahren für den Transport von Chips, welche entweder durch Klebstoff gehalten oder in
Taschen eingebracht wurden, und zwar auf Gurten (Tape) mit verschiedener Breite, Dicke und Raster sowie
Größe der Taschen, wobei die Gurte auf Rollen (Reel) gewickelt werden
SurfTape
Markenname für Gurt, welcher bei Lieferformen von Tape-and-Reel benutzt wird

B.7 Begriffe zur Handhabung

deionisiertes Wasser
DI
Wasser, welches behandelt wurde, um ionische Verunreinigungen zu entfernen
Mapping
Verfahren, mit dem gute, verworfene oder ausgewählte Chips auf einem Wafer gekennzeichnet werden
Orientierung
Ausrichtung
Richtung, in welcher der Chip oder der Wafer im Verpackungsmedium angeordnet ist. Die Richtung wird von
einem Merkmal des Chips (z. B. Pin 1) oder des Wafers (z. B. Flat) auf ein Merkmal des Verpackungsmittels
bezogen.
Pinzette
Handwerkzeug, das zur Aufnahme und zum Halten des Wafers oder Chips benutzt wird
Vakuumpinzette
Handwerkzeug zur effizienten Handhabung von Chips oder manchmal auch von Wafern ohne eine Beschädi-
gung zu verursachen

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 — Entwurf —
E DIN IEC 62258-1 (VDE 0884-101):2007-10

Anhang C
(informativ)

Akronyme

C.1 Organisationen und Normen

ANSI American National Standards Institute
ASCII American Standard Code for Information Interchange
BSI British Standards Institution (UK)
CCITT Consultative Committee for International Telegraph and Telephone
CECC CENELEC Electronic Components Committee
CENELEC Comité Européen de Normalisation Electrotechnique
DIN Deutsches Institut für Normung (DE)
DOD Department of Defence (USA)
EECA European Electronic Component Manufacturers Association
EIA Electronic Industries Alliance (USA)
ENCAST European Network for Coordination of Advanced Semiconductor Technologies (EU-Projekt)
ENCASIT European Network for Coordination of Advanced System Integration Technologies
(EU-Projekt)
ESA European Space Agency
ESPRIT European Strategie Programme for Research in Information Technology
Eureka European Research and Co-ordination Agency
EU European Union
GOOD-DIE Get Organised Our Dissemination of Die Information in Europe (ESPRIT-Projekt)
HDPUG High Density Packaging User Group
IEC International Electrotechnical Commission
IECQ IEC Quality assurance for electronic components
IEEE Institution of Electrical and Electronic Engineers (USA)
ISO International Standards Organization
JEDEC Joint Electronic Devices Engineering Council (USA)
JEITA Japan Electronics and Information Technology Industries Association
JESSI Joint European Sub-micron Silicon Initiative
NASA National Aeronautics and Space Administration (USA)
NIST National Institute of Standards and Technology (USA)
NSO National Standards Organisation
PCMCIA Personal Computer Memory Card Interchange Association
Sl Système International d’unités

C.2 Allgemeine Begriffe

BLOB Binary Large OBject
CA Capability Approval
CD-ROM Compact Disc Read-Only Memory

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 – Entwurf –
E DIN IEC 62258-1 (VDE 0884-101):2007-10

dpm Defects Per Million

DTD Document Type Definition (für SGML und XML)
DTP Desk-Top Publishing
EMC Electro-Magnetic Compatibility
EMI Electro-Magnetic Interference
FIT Failures In Time
FMEA Failure Mode and Effects Analysis
HDP High Density Packaging
HTML HyperText Markup Language
KGD Known Good Die
MCM Multi-Chip Module
MCP Multi-Chip Package, Metallised Ceramic Package
MPD Minimally-packaged Device
MPP Minimally-packaged Part (siehe MPD)
MTBF Mean Time Between Failures
MTTF Mean Time To Failure
MTTR Mean Time To Repair
NDA Non Disclosure Agreement
PCB Printed Circuit Board
ppm Parts Per Million
QA Qualification Approval, Quality Assessment
QML Qualified Manufacturing Line
QPL Qualified Products List
SGML Standard Generalized Markup Language (siehe ISO 8879)
SME Small or Medium sized Enterprise
TA Technology Approval
TCE Thermal Coefficient of Expansion
XML eXtensible Markup Language

C.3 Begriffe zur Herstellung und Prüfung

AQL Acceptable Quality Level
ATE Automatic Test Equipment
CuP Circuit Under Pad
CMP Chemical Mechanical Polishing
DI De-Ionized water
DUT Device Under Test
EPA ESD Protected Area
ESD Electro-Static Discharge
ESDS Electro-Static Discharge Sensitive device
LAT Lot Acceptance Test
LTPD Lot Tolerance Percent Defective
PAT Part Average Testing
PoA Pad over Active

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 — Entwurf —
E DIN IEC 62258-1 (VDE 0884-101):2007-10

RIE Reactive Ion Etch

SEM Scanning Electron Microscopy
SPC Statistical Process Control
TCA Temporary Chip Attachment
TDC Temporary Die Carrier
UBM Under-Bump (Ball, Bond) Metallisation
WLBi Wafer-Level Burn-In

C.4 Halbleiter
BiCMOS Bipolar and CMOS
BJT Bipolar Junction Transistor
CMOS Complementary Metal Oxide Semiconductor
FET Field-Effect Transistor
GaAs Gallium Arsenide
InP Indium Phosphide
MOS Metal Oxide Semiconductor
MPW Multi-Project Wafer
NMOS N-type Metal Oxide Semiconductor
PMOS P-type Metal Oxide Semiconductor
SOI Silicon On Insulator
SOS Silicon On Sapphire

C.5 Entwurf, Simulation und Datenaustausch

ATPG Automatic Test Pattern Generation (oder Generator)
BILBO Built-In Logic Block Observation
BIST Built-In Self Test
BSDL Boundary Scan Definition Language
CAD Computer Aided Design
CAE Computer Aided Engineering
CAM Computer Aided Manufacturing
CIF Caltech Intermediate Format
CSV Comma Separated Variable
DDX Die Data eXchange (IEC 62258-2)
DIE Die Information Exchange
DRC Design Rules Check
DXF Drawing eXchange Format
ECAD Electronic Computer Aided Design
EDA Electronic Design Automation (siehe ECAD)
EDIF Electronic Design Interchange Format
ERC Electrical Rules Check
GDSII Graphical Display System
IBIS I/O Buffer Information Specification
IGES Initial Graphics Exchange Specification

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 – Entwurf –
E DIN IEC 62258-1 (VDE 0884-101):2007-10

JTAG Joint Test Action Group

LVS Layout Versus Schematic
OVI Open Verilog Institute
QTAG Quality Test Action Group
MRC Manufacturing Rules Check
RTL Register Transfer Level
SPICE Simulation Package for Integrated Circuit Electronics
STEP STandards for the Exchange of Product data
VHDL VHSIC Hardware Description Language

C.6 Elektronische Schaltungstechnik

ADC Analogue to Digital Converter
ASIC Application Specific Integrated Circuit
ASSP Application Specific Standard Part
CBIC Cell Based Integrated Circuit
CLB Configurable Logic Block
CSIC Customer Specific Integrated Circuit
DAC Digital to Analogue Converter
DRAM Dynamic Random Access Memory
DSP Digital Signal Processing (or Processor)
EEPROM Electrically Erasable Programmable Read Only Memory
EPLD Erasable Programmable Logic Device
EPROM Erasable Programmable Read Only Memory
FCIC Full Custom Integrated Circuit
FPGA Field Programmable Gate Array
FSM Finite State Machine
GA Gate Array
GAL Gate Array Logic
IC Integrated Circuit
LSI Large Scale Integration
MPGA Mask Programmable Gate Array
MSI Medium Scale Integration
PAL Programmable Array Logic
PLD Programmable Logic Device
ROM Read Only Memory
PROM Programmable Read Only Memory
RAM Random Access Memory
SOC System On Chip
SRAM Static Random Access Memory
SSI Small Scale Integration
VHSIC Very High Speed Integrated Circuit
VLSI Very Large Scale Integration
VRAM Video Random Access Memory

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 — Entwurf —
E DIN IEC 62258-1 (VDE 0884-101):2007-10

C.7 Packaging (Gehäusemontage)

ANMERKUNG Ausführliche Beschreibung der Gehäusebezeichnungen und -terminologie: siehe IEC 60191-4.

Einigen Akronymen für die Gehäusebauart darf zur Kennzeichnung der Variante ein einzelner Buchstabe wie
folgt vorangestellt werden:
C ceramic
P plastic
T thin
V very thin
BGA Ball Grid Array package
CERDIP CERamic Dual In-line Package
CGA Column Grid Array package
COB Chip-On-Board
DIL Dual-ln-Line package (DIP zu bevorzugen)
DIP Dual-ln-line Package
DSO Dual Small Outline package
LCC Leadless Chip Carrier (QCC zu bevorzugen)
LGA Landed Grid Array package
PGA Pin Grid Array package
QCC Quad Chip Carrier package
QFP Quad Flat Pack
SIP Single-ln-line Package
SMD Surface Mount Device
SMT Surface Mount Technology
SOIC Small Outline Integrated Circuit
SON Small-Outline, Non-leaded package
SOP Small Outline Package
TAB Tape-Automated Bonding
WLP Wafer-Level Packaging
ZIP Zig-zag In-line Package
µBGA micro Ball Grid Array package
µPGA micro Pin Grid Array package

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INTERNATIONAL ELECTROTECHNICAL COMMISSION

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INTRODUCTION

Semiconductor die products

Part 1: Requirements for procurement and use

This standard is based on the work carried out in the ESPRIT 4 th Framework project GOOD-
DIE which resulted in publication of the ES59008 series of European specifications.
Organisations that helped prepare this document included the European IST ENCASIT
project, JEITA, JEDEC and ZVEI.

The structure of this International Standard as currently conceived is as follows

Part 1: Requirements for procurement and use

Part 2: Exchange data formats
Part 3: Recommendations for good practice in handling, packing and storage (Technical
Report)
Part 4: Questionnaire for die users and suppliers (Technical Report) (in preparation)
Part 5: Requirements for information concerning electrical simulation
Part 6: Requirements for information concerning thermal simulation
Part 7: XML schema for data exchange (Technical Report) (in preparation)
Part 8: EXPRESS model schema for data exchange (Technical Report) (in preparation)

Further parts may be added as required.

62258-1, Ed 2/CD –3– 47/1913/CD

CONTENTS

1 Scope ............................................................................................................................7
2 Normative references .....................................................................................................7
3 Definitions ......................................................................................................................8
3.1 Basic definitions ....................................................................................................8
3.11 General terminology ..............................................................................................9
3.27 Semiconductor manufacturing and interconnection terminology ............................11
4 General requirements ...................................................................................................12
5 Data exchange .............................................................................................................12
6 Requirements for all devices ........................................................................................12
6.1 Data package ......................................................................................................12
6.1.1 Information source ...................................................................................12
6.1.2 Data version ............................................................................................13
6.1.3 Data exchange formats ............................................................................13
6.2 Identity and source ..............................................................................................13
6.2.1 Type number ...........................................................................................13
6.2.2 Manufacturer ...........................................................................................13
6.2.3 Supplier ...................................................................................................13
6.3 Function ..............................................................................................................13
6.4 Physical characteristics .......................................................................................13
6.4.1 Semiconductor material ...........................................................................13
6.4.2 Technology ..............................................................................................13
6.5 Ratings and limiting conditions ............................................................................13
6.5.1 Power dissipation ....................................................................................13
6.5.2 Operating temperature .............................................................................13
6.6 Connectivity ........................................................................................................14
6.6.1 Terminal count .........................................................................................14
6.6.2 Terminal information ................................................................................14
6.6.3 Permutability............................................................................................14
6.7 Documentation ....................................................................................................14
6.8 Form of Supply ....................................................................................................14
6.8.1 Physical form ...........................................................................................14
6.8.2 Packing ...................................................................................................14
6.9 Simulation and modelling .....................................................................................14
6.9.1 Electrical modelling and simulation ..........................................................14
6.9.2 Thermal data and modelling .....................................................................15
7 Requirements for bare die ............................................................................................15
7.1 Identity ................................................................................................................15
7.1.1 Die name .................................................................................................15
7.1.2 Die version ..............................................................................................15
7.2 Materials .............................................................................................................15
7.2.1 Substrate material....................................................................................15
7.2.2 Substrate connection ...............................................................................15
7.2.3 Backside detail ........................................................................................15
7.2.4 Passivation material.................................................................................15
7.2.5 Metallisation ............................................................................................15
7.2.6 Terminal material .....................................................................................15
62258-1, Ed 2/CD –4– 47/1913/CD

7.2.7 Terminal structure....................................................................................16

7.3 Geometry ............................................................................................................16
7.3.1 Units of measurement ..............................................................................16
7.3.2 Geometric view ........................................................................................16
7.3.3 Die size ...................................................................................................16
7.3.4 Die thickness ...........................................................................................16
7.3.5 Dimension tolerances ..............................................................................16
7.3.6 Geometric origin ......................................................................................16
7.3.7 Terminal shape and size ..........................................................................16
7.3.8 Die fiducials .............................................................................................16
7.3.9 Die picture ...............................................................................................17
7.4 Wafer data ..........................................................................................................17
7.4.1 Wafer size ...............................................................................................17
7.4.2 Wafer index .............................................................................................17
7.4.3 Wafer die count and step size ..................................................................17
7.4.4 Wafer reticules ........................................................................................17
8 Minimally-packaged devices .........................................................................................17
8.1 Number of terminals ............................................................................................17
8.2 Terminal position .................................................................................................17
8.3 Terminal shape and size......................................................................................18
8.4 Device size .........................................................................................................18
8.5 Seated height ......................................................................................................18
8.6 Encapsulation material ........................................................................................18
8.7 Moisture sensitivity ..............................................................................................18
8.8 Package style code .............................................................................................18
8.9 Outline drawing ...................................................................................................18
9 Quality, test and reliability ............................................................................................18
9.1Outgoing quality level ..........................................................................................19
9.1.1 Outgoing quality level description .............................................................19
9.2 Electrical parameters specified ............................................................................19
9.3 Compliance to standards .....................................................................................19
9.4 Additional device screening .................................................................................19
9.5 Product Status.....................................................................................................19
9.6 Testability features ..............................................................................................19
9.7 Additional test requirements ................................................................................19
9.8 Reliability ............................................................................................................19
9.8.1 Reliability Calculation ..............................................................................19
10 Handling and packing ...................................................................................................20
10.1 General ...............................................................................................................20
10.1.1 Customer part number .............................................................................20
10.1.2 Type number ...........................................................................................20
10.1.3 Supplier 20
10.1.4 Manufacturer ...........................................................................................20
10.1.5 Traceability ..............................................................................................20
10.1.6 Quantity 21
10.1.7 Requirements for environmental protection ..............................................21
10.2 Specific requirements for bare die or wafers ........................................................21
10.2.1 Die version ..............................................................................................21
62258-1, Ed 2/CD –5– 47/1913/CD

10.3 Specific requirements for wafers ..........................................................................21

10.3.1 Wafer map ...............................................................................................21
10.4 Special item requirements ...................................................................................21
10.4.1 Special protection requirements ...............................................................21
10.4.2 Unencapsulated die warning label ............................................................21
10.4.3 Toxic material warning .............................................................................21
10.4.4 Fragile components warning ....................................................................21
10.4.5 ESD sensitivity warning............................................................................22
11 Storage ........................................................................................................................22
11.1 Storage duration and conditions ..........................................................................22
11.2 Long-term storage ...............................................................................................22
11.3 Storage limitations...............................................................................................22
12 Assembly .....................................................................................................................22
12.1 Attach methods and materials..............................................................................22
12.2 Bonding method and materials.............................................................................22
12.3 Attachment limitations .........................................................................................23
12.3.1 Temperature/time profile ..........................................................................23
12.4 Process limitations ..............................................................................................23
Annex A – Bibliography (informative) .................................................................................24
Annex B – Terminology (informative) ..................................................................................25
B.1 Assembly terminology..........................................................................................25
B.2 Test terminology..................................................................................................25
B.3 Semiconductor terminology..................................................................................26
B.4 Semiconductor assembly technology ...................................................................28
B.5 Design and simulation terminology.......................................................................29
B.6 Packing and delivery terminology.........................................................................30
B.7 Handling terminology ...........................................................................................31
Annex C – Acronyms (informative) ......................................................................................32
C.1 Organisations and standards ...............................................................................32
C.2 General terminology ............................................................................................33
C.3 Manufacturing and test terminology .....................................................................34
C.4 Semiconductors...................................................................................................34
C.5 Design, simulation and data exchange .................................................................35
C.6 Electronic technology ..........................................................................................36
C.7 Packaging ...........................................................................................................37
62258-1, Ed 2/CD –6– 47/1913/CD

INTERNATIONAL ELECTROTECHNICAL COMMISSION

____________

Semiconductor die products

Part 1: Requirements for procurement and use

FOREWORD
1) The IEC (International Electrotechnical Commission) is a worldwide organization for standardization comprising
all national electrotechnical committees (IEC National Committees). The object of the IEC is to promote
international co-operation on all questions concerning standardization in the electrical and electronic fields. To
this end and in addition to other activities, the IEC publishes International Standards. Their preparation is
entrusted to technical committees; any IEC National Committee interested in the subject dealt with may
participate in this preparatory work. International, governmental and non-governmental organizations liasing
with the IEC also participate in this preparation. The IEC collaborates closely with the International
Organization for Standardization (ISO) in accordance with conditions determined by agreement between the
two organizations.
2) The formal decisions or agreements of the IEC on technical matters express, as nearly as possible, an
international consensus of opinion on the relevant subjects since each technical committee has representation
from all interested National Committees.
3) The documents produced have the form of recommendations for international use and are published in the
form of standards, technical specifications, technical reports or guides and they are accepted by the National
Committees in that sense.
4) In order to promote international unification, IEC National Committees undertake to apply IEC International
Standards transparently to the maximum extent possible in their national and regional standards. Any
divergence between the IEC Standard and the corresponding national or regional standard shall be clearly
indicated in the latter.
5) The IEC provides no marking procedure to indicate its approval and cannot be rendered responsible for any
equipment declared to be in conformity with one of its standards.
6) Attention is drawn to the possibility that some of the elements of this International Standard may be the subject
of patent rights. The IEC shall not be held responsible for identifying any or all such patent rights.

International Standard IEC 62258-1 has been prepared by IEC technical committee 47:
Semiconductor devices

The text of this standard is based on the following documents:

CDV Report on voting

47/xxxxxx/CDV 47/XX/RVD

Full information on the voting for the approval of this standard can be found in the report on
voting indicated in the above table.

A bilingual version of this publication may be issued at a later date.

The committee has decided that the contents of this publication will remain unchanged until
the maintenance result date 1 indicated on the IEC web site under "http://webstore.iec.ch" in
the data related to the specific publication. At this date, the publication will be

• reconfirmed;
• withdrawn;
• replaced by a revised edition, or amended.

———————
1 The National Committees are requested to note that for this publication the maintenance result date is 20xx.
62258-1, Ed 2/CD –7– 47/1913/CD

1 Scope

This International Standard has been developed to facilitate the production, supply and use
of semiconductor die products, including:

x wafers
x singulated bare die
x die and wafers with attached connection structures
x minimally or partially encapsulated die and wafers
The standard defines the minimum requirements for the data which are needed to describe
such die products and is intended as an aid to the design of and procurement for assemblies
incorporating die products. It covers the requirements for data, including

x product identity
x product data
x die mechanical information
x test, quality, assembly and reliability information
x handling, shipping and storage information

It covers the specific requirements for the data which are needed to describe the geometrical
properties of die, their physical properties and the means of connection necessary for their
use in the development and manufacture of products. It also contains, in annexes, a
vocabulary and list of common acronyms.

2 Normative references

The following referenced documents are indispensable for the application of this document.
For dated references, only the edition cited applies. For undated references, the latest edition
of the referenced document (including any amendments) applies.

IEC 60050: International Electrotechnical Vocabulary

IEC 60191-4: 1999, Mechanical standardization of semiconductor devices - Part 4: Coding

system and classification into forms of package outlines for
semiconductor devices, incorporating A1:2001 and A2:2002

IEC 61340-5-1: 1998, Electrostatics - Part 5-1: Protection of electronic devices from
electrostatic phenomena – General requirements

IEC 61340-5-2: 1998, Electrostatics - Part 5-2: Protection of electronic devices from
electrostatic phenomena - User guide

IEC 61360-1:Standard data element types with associated classification scheme for electric
components - Part 1: definitions - principles and methods

IEC 62258-2: Semiconductor die products - Part 2 Exchange data formats

IEC 62258-4: Semiconductor die products - Part 4 Questionnaire for die users and suppliers
(Technical Report)

IEC 62258-5: Semiconductor die products - Part 5 Requirements for information concerning
electrical simulation
62258-1, Ed 2/CD –8– 47/1913/CD

IEC 62258-6: Semiconductor die products - Part 6 Requirements for information concerning
thermal simulation

IEC 62258-7: Semiconductor die products - Part 7 XML schema for data exchange (Technical
Report)

IEC 62258-8: Semiconductor die products - Part 8 EXPRESS model schema for data
exchange (Technical Report)

ISO 14644-1:1999 Clean rooms and associated controlled environments – Part 1:

Classification of air cleanliness

3 Definitions

For the purpose of this International Standard, the following terms shall have the meanings
given below. All terms defined here are in addition to relevant terms which are defined in IEC
60050: International Electrotechnical Vocabulary. Additional terms and acronyms are given
for information in Annexes B and C.

3.1 Basic definitions

3.2 3.1.1
die, singular or plural
separated piece(s) of semiconductor wafer that constitute a discrete semiconductor or whole
integrated circuit

3.3 3.1.2
wafer
slice or flat disc, either of semiconductor material or of such a material deposited on a
substrate, in which devices or circuits are simultaneously processed and which may be
subsequently separated into die

3.4 3.1.3
singulated die
individual and distinct die which have been separated from the wafer

3.5 3.1.3
wafer singulation
term used to describe separation of wafers into individual die devices, including sawing,
scibing and dicing

3.6 3.1.5
bare die
unpackaged discrete semiconductor or integrated circuit with pads on the upper surface
suitable for interconnection to the substrate or package

3.7 3.1.6
bare die with connection structures
unpackaged die that have had added bumps, lead frames or other terminations to
interconnect for electrical attachment

NOTE - Typically these can be die that have had solder or other metallic bumps added to the metallised pads on
the die in the form of peripheral bumps or arrays (also known as flip-chip) or die that have had fine leads attached
to the metallised pads on the die known as TAB.
62258-1, Ed 2/CD –9– 47/1913/CD

3.8 3.1.7
minimally-packaged die (MPD)
die that have had some exterior packaging medium and interconnection structure added for
protection and ease of handling

NOTE – This definition includes such packaging technologies as Chip Scale Package (CSP) and Wafer Level
Package (WLP) in which the area of the package is not significantly greater than the area of the bare die.

3.9 3.1.8
die device
a bare die, with or without connection structures, or a minimally-packaged die

3.10 3.1.9
data package
the aggregate of information on a die device produced in compliance with this standard

3.11 General terminology

3.12 3.2.1
chip
common parlance for die

3.13 3.2.2
Chip Scale Package
Chip Size Package
CSP (abbreviation)
generic term for packaging technologies that result in a packaged part that is only marginally
larger than the internal die

3.14 3.2.3
Wafer Level Package
WLP (abbreviation)
generic term for packaging technologies in which the encapsulation and any interconnection
structures are added to the wafer before separation into individual die

3.15 3.2.4
discrete (semiconductor)
single two-, three- or four-terminal semiconductor device

NOTE – Discrete semiconductors include such devices as individual diodes, transistors and thyristors.

3.16 3.2.5
hybrid (circuit)
module or encapsulated sub-assembly that comprises semiconductor die and printed or
otherwise attached passive components

NOTE – Also see Multi-Chip Module and Multi-Chip Package.

3.17 3.2.6
Known Good Die
KGD (abbreviation)
a qualification of a semiconductor die which indicates that the die has been tested to a
specified or determined level of quality or “goodness”

NOTE - A commonly accepted definition of KGD is a die that has been tested and/or screened to quality levels that
are of the same order as those applicable to the equivalent packaged parts.
62258-1, Ed 2/CD – 10 – 47/1913/CD

3.18 3.2.7
package
the total assembly which protects one or more electronic components from mechanical,
environmental and electrical damage throughout its operational life and which provides
means of interconnection

3.19 3.2.8
packaging
the process of assembling one or more electronic components into a package

NOTE : The use of “packaging” as a participle (e.g. “When packaging ICs into dual-in-line packages …”) is
deprecated.

3.20 3.2.9
packing
3.21 material which is used to protect electronic items from mechanical, environmental and
electrical damage during transportation or storage and which is discarded prior to the
incorporation of the item into its end application
3.22 3.2.10
Multi-Chip Module
MCM (abbreviation)
module that contains two or more die and/or minimally-packaged die

NOTE – Also see hybrid and Multi-Chip Package.

3.23 3.2.11
Multi-Chip Package
MCP (abbreviation)
package that contains two or more die and/or minimally-packaged die

NOTE – Also see hybrid and Multi-Chip Module.

3.24 3.2.12
System in a Package
SiP (abbreviation)
a functional system or sub-system in a single package that contains two or more die devices
that individually perform separate system functions

3.25 3.2.13
Multi-Device Sub-assembly
MDS (abbreviation)
a sub-system which consists of multiple electronic devices including at least one integrated
circuit.

NOTE – This is a generic term which includes, among others, hybrid, MCM, MCP and SiP.

3.26 3.2.14
pad
a conducting feature on a die device forming a terminal to which external electrical
connections are made

NOTE : For bare die without external connections, the pad acts as the terminal itself. For bumped die the
terminal is in the form of additional conducting material placed on a pad whilst for die with attached lead frame the
terminal is in the form of a conductor connected to the pad and extending from the die.
62258-1, Ed 2/CD – 11 – 47/1913/CD

3.27 Semiconductor manufacturing and interconnection terminology

3.28 3.3.1
mask
a) an optical overlay used in photo-etching during the process of semiconductor fabrication

b) a general term to refer to the major individual patterning stages that are used within the
fabrication process

3.29 3.3.2
layer
loose topological term used in describing the process of semiconductor fabrication

NOTE – A layer consists of a specific material and a semiconductor device consists of many layers.

3.30 3.3.3
passivation
top or final processing and covering on a die, usually of semiconductor oxide or nitride, that
protects and seals the active areas of the die from further external chemical or mechanical
contamination

NOTE – Bond pads require an opening in this passivation to allow electrical contact.

3.31 3.3.4
scribe line
scribe lane
area surrounding the die that is set aside on the wafer for the purposes of scribing and
sawing the die from the wafer

NOTE – This feature may be covered by many other terms such as scribe street, saw lane, dicing lane etc.

3.32 3.3.5
die separation
dicing
sawing
the means by which individual die are cut from the wafer

NOTE – Die separation is commonly performed by using a fine circular saw.

3.33 3.3.6
wire bonding
process of attaching interconnection wire or ribbon to a die

3.34 3.3.7
bond pads
metallised areas on the die that are used for temporary or permanent electrical connection
(bonding)

3.35 3.3.8
bumps
raised metallised areas on the die that are used for temporary or permanent electrical
connection

3.36 3.3.9
lead frame
supporting structure upon which a die is mounted and which also includes the connection
structure to which the die is bonded
62258-1, Ed 2/CD – 12 – 47/1913/CD

3.37 3.3.10
die attach
method and materials used to attach a die to a substrate

3.38 3.3.11
flip-chip
semiconductor die which is electrically and/or mechanically connected to an interconnection
structure in such a way that the active area faces the interconnection structure.

3.39 3.3.12
interposer
a material placed between two surfaces giving electrical insulation, mechanical strength
and/or controlled mechanical separation between the two surfaces

NOTE – An interposer may be used as a means for redistributing electrical connections and/or allowing for
different thermal expansions between adjacent surfaces.

3.40 3.3.13
redistribution
the process of moving terminals on die to more convenient positions by additional
connectivity layers or by the use of an interposer

4 General requirements

Suppliers of die devices shall furnish, in a data package, information that is necessary and
sufficient for users of the devices at all stages of design, procurement, manufacture and test
of products containing them. Details of the requirements are given below and in other parts
of this standard.

Whilst it is expected that much of the information supplied in conformance with this
International Standard will be in the public domain and available from such sources as
manufacturers’ data sheets, this specification does not place an obligation on a supplier to
make information public. Any information that a supplier considers to be proprietary or
commercially sensitive may be supplied under the terms of a non-disclosure agreement.

For further details of requirements, refer to Clauses 6 to 12.

5 Data exchange

It is recommended that data intended for exchange by electronic means should be formatted
in accordance with the provisions of Part 2, Part 7 or Part 8 of IEC 62258. The questionnaire
in Part 4 of IEC 62258, and the associated spreadsheet, may be used as an aid to
compliance with the requirements of this part of the standard with the possibility of converting
the spreadsheet content into one of the exchange formats.

6 Requirements for all devices

6.1 Data package

Information on the data package itself shall be supplied, including sources of the information,
its version and corresponding dates.

6.1.1 Information source

The identity of the organisation or individual responsible for creating the data set shall be
given.
62258-1, Ed 2/CD – 13 – 47/1913/CD

6.1.2 Data version

The version and/or date of creation of the data set shall be given.

6.1.3 Data exchange formats

Where the data are supplied in a form suitable for data exchange using a defined schema,
the identity and version of the schema shall be stated. In addition, if the data were produced
by a software package, the identity and version of the software should also be given.

NOTE: For information on suitable defined schemas, reference should be made to parts 2, 7 and 8 of this standard

6.2 Identity and source

The identity and source of supply for die devices shall be given with sufficient information for
the customer to communicate adequately with the supplier.

6.2.1 Type number

The type number or reference name given by the manufacturer and/or supplier to identify the
die device as supplied to the customer shall be given. In addition, the type number of an
equivalent packaged part using the same die should also be given.

6.2.2 Manufacturer

The identity of the firm responsible for manufacture of the die or wafer shall be given.

6.2.3 Supplier

The identity of the supplier of the die when this is different from the die manufacturer shall be
stated.

6.3 Function

A description of the electrical function and performance variants of the die device shall be
given.

6.4 Physical characteristics

6.4.1 Semiconductor material

The type of active semiconductor material used in fabricating the die device should be stated.

6.4.2 Technology

The technology of manufacture of the die device, for example CMOS, BiCMOS, bipolar etc.
shall be stated

6.5 Ratings and limiting conditions

6.5.1 Power dissipation

Either the power dissipation within the die or the operating supply current at nominal
operating voltage under stated normal operating conditions shall be provided.

NOTE If figures for both typical and maximum power dissipation are available, both should be given.

6.5.2 Operating temperature

The range of operating temperatures of the die over which the device will operate according
to its published specifications shall be given.
62258-1, Ed 2/CD – 14 – 47/1913/CD

6.6 Connectivity

The electrical function of all terminals shall be given in such a way that the relationships
between electrical function and geometric position of the terminals are fully defined.

6.6.1 Terminal count

The number of separate terminals, pads or other connections on the die device shall be
stated.

6.6.2 Terminal information

For each terminal or pad on the die device, the following information shall be given :

a) position – the coordinates of the geometric centre of the terminal with respect to the
geometric origin
b) shape – the shape and associated dimensions of the terminal at that position
c) orientation – the orientation of the terminal with respect to a reference direction on the
die device
d) signal name – the name of the signal or supply connection made to the terminal
e) signal type – the type of signal, power supply or other connection to each terminal (input,
output, supply voltage, no connect etc.)

6.6.3 Permutability

Where applicable, information should be given which is needed to specify logical and/or
physical permutability of terminals and functional blocks of a die device.

6.7 Documentation

Data sheets containing all the information prescribed herein shall be provided. These may be
supplied as hard copy or in electronic form.

6.8 Form of Supply

6.8.1 Physical form

The physical form in which the die devices or wafers are supplied shall be stated, whether as
singulated die, sawn or unsawn wafers and with or without connection structures or minimal
packaging.

6.8.2 Packing

Information on the packing used to protect the die devices or wafers during handling,
shipment and storage shall be given.

6.9 Simulation and modelling

Information should be given on simulation models and the corresponding simulators available
for simulation and modelling of electrical and thermal performance.

6.9.1 Electrical modelling and simulation

The availability of any models for simulation or test of the die device should be stated
together with information on the simulator packages for which they are intended.

NOTE : For detailed requirements, see part 5 of this standard.

62258-1, Ed 2/CD – 15 – 47/1913/CD

6.9.2 Thermal data and modelling

Thermal properties needed for thermal modelling of the die device should be given.

NOTE : For detailed requirements, see part 6 of this standard.

7 Requirements for bare die and wafers with or without connection structures

This clause covers the requirement, in addition to those in clause 6 above, for bare die and
wafers with and without connection structures.

7.1 Identity

All die devices shall have an identifier, consisting of one or more type designators, which
shall distinguish each die device from all other die devices and from equivalent packaged
parts. Such identifiers shall ensure the ability to distinguish among different versions of die
that are intended to perform the same or different functions.

7.1.1 Die name

The name given by the manufacturer to identify the die shall be given.

7.1.2 Die version

The revision or step code to identify the mask version or revision used in production of the
die shall be given.

7.2 Materials

7.2.1 Substrate material

Where the die is fabricated using a different material as a substrate to support the active
semiconductor material, the type of this material should be stated.

7.2.2 Substrate connection

Any requirements on connection to the substrate of the die to ensure that the material is
correctly biased shall be given and it shall be made clear whether a substrate connection is
obligatory, optional or forbidden.

7.2.3 Backside detail

For a die intended for wire bonding, details of any surface finish and plating applied to a die
on the surface where it is attached to the mounting surface shall be given.

7.2.4 Passivation material

The material used in the final passivation layer on the surface of the die for protection and
insulation should be stated.

7.2.5 Metallisation

The material used for the metallisation on the die over that part of the surface that includes
the bonding pads should be stated.

7.2.6 Terminal material

For bumped die and die with attached connection structures, the material used in forming the
terminal connections shall be stated including any finish applied to the surface.
62258-1, Ed 2/CD – 16 – 47/1913/CD

7.2.7 Terminal structure

For bumped die and die with attached connection structures, information on the structure of
the terminal connections should be given, including any redistribution layers. For bumped die,
this should include a description of their method of attachment and details of any under-bump
materials

7.3 Geometry

All physical dimensions needed for layout and assembly of a product containing die shall be
given. These shall include dimensions of the die and the size, shape and position of all
terminals.

7.3.1 Units of measurement

The units in which die and terminal dimensions are given shall be stated. For data exchange
using IEC 61360, all dimensions shall be given in metres.

7.3.2 Geometric view

A statement shall be made as to whether the die is viewed from the top (active side upwards)
or bottom (active side downwards). The preferred view is from the top.

7.3.3 Die size

The maximum length and width of the die shall be given:

a) for bare die these are the maximum dimensions after sawing

NOTE If these are not available, the step-and-repeat dimensions shall be given.

b) for wafers these are the step-and-repeat dimensions.

7.3.4 Die thickness

The thickness of the finished die shall be given.

7.3.5 Dimension tolerances

Tolerances for die size, die thickness, pad dimensions and pad positions should be given.

7.3.6 Geometric origin

The coordinates of a reference position on the die with respect to the geometric centre of the
die surface shall be given. This forms the origin of the coordinate system with respect to
which the position of die features, such as pad positions and fiducials, are referenced.

7.3.7 Terminal shape and size

For die with connection structures in the form of bumps, balls or similar, the height of the
terminals perpendicular to the die surface shall be given. In addition, the tolerance on the
height of the terminals, their shapes and dimensions parallel to the die surface should also
be given. Where appropriate, a drawing or diagram of the terminals should also be supplied
as a document or in electronic form using a suitable graphics format.

7.3.8 Die fiducials

Information should be given on identifying marks on the die that serve to assist in its
differentiation from other die and in orientation for mounting. This information should include
62258-1, Ed 2/CD – 17 – 47/1913/CD

pictures of the fiducials, supplied as a document or in electronic form using a suitable

graphics format, together with the size and position of each.

7.3.9 Die picture

A drawing or photograph of the die which shows the relative positions of the pads, bumps or
lead-frame connections should be supplied as a document or in electronic form using a
suitable graphics format.

7.4 Wafer data

Where the die are supplied in the form of sawn or unsawn wafers, the following information
shall be supplied as necessary.

7.4.1 Wafer size

If the die are supplied in wafer form, the diameter and thickness of the wafer shall be given
and the tolerance on the thickness of the wafer should also be given.

7.4.2 Wafer index

If the die are supplied in wafer form, the form and orientation of any index should be stated.

7.4.3 Wafer die count and step size

If the die are supplied in wafer form, the gross die count and the die step sizes should be
supplied.

7.4.4 Wafer reticules

If the die are supplied in wafer form with reticules, the gross die count and the die step sizes
should be supplied for each reticule.

8 Minimally-packaged devices

Information as described in the following sub-clauses is required in addition to that required

in clause 6 and any relevant information as defined in clause 7. Where appropriate,
reference should be made to standard package outline styles in IEC 60191 or in
corresponding national standards.

8.1 Number of terminals

The number of terminal positions and the number of actual terminals shall be given. Where
terminals are disposed over a rectangular array or along the edges of a rectangular package,
the numbers of terminal positions in each of the length and width directions shall also be
given.

8.2 Terminal position

Information shall be given which will allow the user to determine the position of all terminals
on the device.

Where the terminals are not in a regular rectangular array, the information shall be a list of
the coordinates of the geometric centres of all terminals with respect to the geometric origin.

Where information is not given in this form and where terminals are in a regular rectangular
array, the information shall be given in such a form that there is sufficient information to
deduce the geometric position of every terminal in the array:
62258-1, Ed 2/CD – 18 – 47/1913/CD

a) terminal pitch - the distance between the centres of adjacent terminals. If the pitch is
different for the length and width directions, both values shall be given.
b) terminal pattern - the pattern of occupied terminal positions shall be given either by an
associated diagram or other representation.

8.3 Terminal shape and size

The type of terminals on the device shall be stated, for example ball-grid array, and the
following information shall be given:

a) for ball- or column-grid arrays, the height of the terminals perpendicular to the die surface
shall be given. In addition, the tolerance on the height of the terminals, their shapes and
dimensions parallel to the die surface should also be given. Where appropriate, a
drawing or diagram of the terminals should also be supplied as a document or in
electronic form using a suitable graphics format.

b) for non-leaded packages, the dimensions of the effective footprint area on the mounting
surface shall be given.

8.4 Device size

The maximum length and width of the minimally-packaged device shall be given. Associated
tolerances should also be given.

8.5 Seated height

The maximum seated height of the minimally-packaged device when mounted shall be given.
Associated tolerances should also be given.

8.6 Encapsulation material

The type of material used for the outer coating or encapsulation of the device should be
stated.

8.7 Moisture sensitivity

The moisture sensitivity level (MSL) of the encapsulation should be given together with the
standard against which it is defined.

8.8 Package style code

The package style code in accordance with IEC 60191 Part 4 should be given.

8.9 Outline drawing

Where appropriate, a dimensioned outline drawing of the device should be supplied either as
a document or in electronic form using a suitable graphics format.

9 Quality, test and reliability

An indication of the expected quality level and information on device reliability shall be given.

NOTE: Quality, test and reliability information, if deemed sensitive, may be subject to a non-disclosure agreement
(NDA) between supplier and vendor.
62258-1, Ed 2/CD – 19 – 47/1913/CD

9.1 Outgoing quality level

Information shall be given on the outgoing quality level of the die product. This may, for
example, be expressed as defects per million (dpm), acceptable quality level (AQL) or other
metric.

9.1.1 Outgoing quality level description

The manufacturer or supplier shall provide a description of the method, parameters and
associated values used to calculate the outgoing quality level as stated in 9.1.

9.2 Electrical parameters specified

The manufacturer or supplier shall state the conditions for which the electrical parameters
are specified, but it is the responsibility of the customer to review all data supplied for
suitability within his module design requirements and end application.

9.3 Compliance to standards

The compliance of the die device to any specific standards shall be stated.

9.4 Additional device screening

The existence of additional screening specifically for die devices, employed by the
manufacturer or supplier, for the purposes of standards compliance or for enhancing outgoing
reliability should be stated.

9.5 Product Status

The manufacturer shall make available, upon request, information stating the availability and
status of the product, for instance, an impending electrical/mechanical change to the die
device, such as a die shrink or planned end of production of the device.

9.6 Testability features

Information should be supplied on designed-in testability features (e.g. redundancy, control

fuses, error correction, ad-hoc structured boundary scan, built-in self test etc.) with
description and explanation of each where it is required for customer testing and does not
infringe intellectual property rights.

9.7 Additional test requirements

Any other product-specific information relevant to electrical testing by the user should be
given, for example special test strategy or voltage stress to achieve quality goals.

9.8 Reliability

A reliability estimate for the die product type shall be supplied. The corresponding reliability
value shall be supplied as a FIT rate, MTTF or other metric, together with the conditions for
which the estimate was made.

Note: Final module reliability is a combination of the individual die type reliability, quantity of die in the module,
substrate signal routing, thermal dissipation properties and many other variables. Any reliability data so provided
by the manufacturer or supplier shall be treated as only for an individual die device type, and only as “as received”,
not “as assembled”.

9.8.1 Reliability Calculation

The method, parameters and data upon which the estimate of reliability is based shall be
stated.
62258-1, Ed 2/CD – 20 – 47/1913/CD

10 Handling and packing

10.1 General

Information necessary for handling of the die shall be provided, including, as appropriate,
details of the form in which the die are supplied and of the form of packing for shipment and
recommendations for ESD protection.

All shipping and handling methods shall provide a system for coding and maintaining
traceability of each die to its wafer lot.

Information specified in this section shall either be on the die device, primary or secondary
packing, or on accompanying documentation including, where appropriate, invoices.

The user should be aware that, unless each die is uniquely identified, additional procedures
and documentation will be required to maintain traceability once the die device has been
removed from the primary packing.

All shipping methods shall provide protection from mechanical damage, electrostatic
discharge (ESD), and contamination, while allowing recovery of die. If multiple units are
shipped in the same package means such as a waffle pack or a wafer boat shall be provided
to prevent any intermingling that could cause physical damage.

Each shipping method should also provide a means to prevent excessive movement or
rotation of product such as may cause damage to or prevent the automated handling of the
product.

NOTE: This information as required by this clause is supplied with the delivered product and does not form part of
the data package

NOTE: For detailed guidance on topics covered by this clause, reference should be made to part 3 of this standard.

10.1.1 Customer part number

The part number designated and required by the customer shall be stated where this is
different from the type number or the manufacturer’s part number.

10.1.2 Type number

The type number or device name given by the manufacturer to identify the finished die as
supplied to the customer shall be given

10.1.3 Supplier

The name of the supplier shall be stated.

10.1.4 Manufacturer

The name of the manufacturer, if different from the supplier, shall be stated.

10.1.5 Traceability

The supplier lot number, or any other information necessary to uniquely link the die device, or
batch of devices, to the corresponding documentation from the wafer fabrication lot and/or
test lot shall be stated.
62258-1, Ed 2/CD – 21 – 47/1913/CD

10.1.6 Quantity

The total quantity of die in the shipment and the breakdown of quantities in each packing unit
such as waffle pack, reel or wafer shall be stated. In the case of wafers, this quantity may be
the number of good die on the wafer.

10.1.7 Requirements for environmental protection

The supplier shall make a declaration that national or regional legal requirements have been
met detailing appropriate measures taken to protect the environment.

Note: Consideration should also be given to the recycling of packing materials, reuse of packing materials and the
control of toxic materials.

10.2 Specific requirements for bare die or wafers

10.2.1 Die version

The revision or step code to identify the mask version shall be given.

10.3 Specific requirements for wafers

10.3.1 Wafer map

Where die are provided in the form of a tested wafer, information shall be supplied to enable
the user to identify good and reject die products, or grades of die products. This information
may be supplied in the form of a wafer map, in printed or electronic form, showing the results
from the test and uniquely identifying selected die on the wafer. Alternatively, the wafer itself
may be physically marked, for example by marking reject or secondary grade die by an ink
dot, in which case a corresponding statement shall be made as to the meaning of the marks.

10.4 Special item requirements

If there are special requirements for unpacking and handling the product, appropriate
labelling of primary and secondary packing shall provide warnings to persons handling the
container.

10.4.1 Special protection requirements

A description of any unique materials or exposed surfaces that may require special protection
during handling shall be given. For example, some die devices must not be touched on the
top surface or some die devices must not be exposed to UV light.

10.4.2 Unencapsulated die warning label

When the primary package contains unencapsulated die or wafers, information shall be given
to indicate that a container is to be opened in a controlled environment as classified by
ISO 14644-1. This information shall be in the form of a warning label affixed to the primary
packing.

10.4.3 Toxic material warning

When the package contains toxic material, adequate warning information shall be given in
accordance with legal requirements and regulations applicable throughout the supply chain.

10.4.4 Fragile components warning

When the package contains fragile components that could be damaged when the container is
opened, an appropriate warning shall be included on the primary packing.
62258-1, Ed 2/CD – 22 – 47/1913/CD

10.4.5 ESD sensitivity warning

When the package contains ESD sensitive components that could be damaged when the
product is handled, an appropriate warning shall be included on the primary packing.

11 Storage

Die products are normally moisture and oxygen sensitive and any environment used to store
die should be designed to reduce the risk of contamination whilst ensuring that the product
degradation is minimised.

Bare die and wafers are also placed into long term storage, known as wafer banking, as a
solution to the component obsolescence problem. Whilst it is accepted that bare die and
wafers can be stored for long periods of time, the storage conditions and packing materials
need to ensure minimum product degradation during storage.

NOTE: For detailed guidance on topics covered by this clause, reference should be made to part 3 of this standard.

11.1 Storage duration and conditions

Specific issues that affect the maximum duration of storage shall be stated together with the
conditions under which this storage period is valid.

11.2 Long-term storage

Where product has been intentionally stored for an extended duration, the long-term storage
conditions shall be given and the supplier shall certify that these conditions and traceability of
product stored have been maintained.

11.3 Storage limitations

Any limitations on the storage of a die device should be stated.

12 Assembly

Whilst it is accepted that the semiconductor manufacturer or supplier has neither control nor
liability over the assembly methods used by the assembler of die products, there may be
specific instances where additional information is required for correct assembly or operation
of the die. This may be of particular importance for the assembly of MEMS products.

Items related to assembly that are essential to the correct use of the product are detailed in
this section.

12.1 Attach methods and materials

Information on special or abnormal attach methods and materials, including pre-conditioning,

shall be given where required for proper assembly of the product

12.2 Bonding method and materials

Information on special bonding methods to be used shall be given together with information
on suitable bonding materials where these methods and/or materials are required for correct
operation of the die.
62258-1, Ed 2/CD – 23 – 47/1913/CD

12.3 Attachment limitations

Any limitations on the methods or processes used for attaching the die device should be
stated, for example, any areas on the chip where it is not allowed to apply ultrasonic power or
pressure.

12.3.1 Temperature/time profile

The maximum temperature to which the device may be exposed during any part of die attach,
device soldering or other manufacturing process shall be given. The maximum time for which
the device may be exposed to the maximum temperature during any part of these processes
should also be given.

12.4 Process limitations

Any limitations on the processes used in bonding the die should be stated, for example,
warnings should be given of active circuitry under any bond pad.
62258-1, Ed 2/CD – 24 – 47/1913/CD

Annex A – Bibliography (informative)

1. IEC 60068 : Test methods

2. IEC/PAS 62179 Ed. 1.0 : Electrostatic discharge (ESD) sensitivity testing human body
model (HBM)
3. IEC/PAS 62180 Ed. 1.0 : Electrostatic discharge (ESD) sensitivity testing machine model
(MM)
4. ISO 9000 series : Quality Management Standard
5. ISO/IEC : 11179-3 Information Technology - Co-ordination of Data Element
Standardisation. Part 3: Basic Attributes of Data Elements.
6. ES 59008 Data requirements for semiconductor die
7. ES 59008 Part 6-1 Data exchange - DDX
8. ES 59008 Part 6-2 Data dictionary
9. EN100015-1 Basic Specification on the Protection of Electrostatic Sensitive Devices
10. Die Information Exchange (DIE) Format Version 1.0.3: November 1994
11. JEDEC standard J-STD-012 Implementation of flip-chip and chip scale technology,
January 1996
12. EIA/JEDEC JESD16 Assessment of Microcircuit Outgoing Non-conforming Levels in Parts
Per Million
13. EIA/JEDEC JESD46 Guidelines for User Notification of Process Changes by
Semiconductor Suppliers
14. EIA/JEDEC JEP95 Registered and standard outlines for solid state and related products
15. ANSI/EIA 554 Assessment of microcircuits outgoing non-conformance levels in parts per
million (PPM)
16. ANSI/EIA 557-A Statistical Process Control Systems
17. ANSI/EIA 599 National Electronic Process Certification Standard
18. IEEE 1029.1 Waveform and Vector Exchange Specification
19. IEEE 1076 VHSIC Hardware Description Language
20. FED-STD-209 Clean Room and Workstation Requirements, Controlled Environments
21. MIL-STD-883 Microelectronics, Test Methods and Procedures
22. MIL-PRF-19500 General Specification for Semiconductor Devices
23. MIL-PRF-38534 General Specification for Hybrid Microcircuits
24. IPC/JEDEC J-STD-020C Standard for moisture/reflow sensitivity classification for
nonhermetic solid state surface-mount devices, July 2004
25. IPC/EIA J-STD-026 Semiconductor design standard for flip-chip applications, August 1999
26. IPC/EIA J-STD-028 Performance standard for construction of flip-chip and chip scale
bumps, 1999
27. IPC/JEDEC J-STD-033B Standard for handling, packing, shipping and use of
moisture/reflow sensitive surface-mount devices, October 2005
28. EIAJ EDR-4701B Handling guidance for semiconductors, March 1996
29. EIAJ EDR-4703 Quality assurance guidelines for bare die including KGD, April 1999
62258-1, Ed 2/CD – 25 – 47/1913/CD

Annex B – Terminology (informative)

All trade marks are acknowledged

B.1 Assembly terminology

Chip-On-Board (COB)
a mounting and attach technology where the die is mounted onto a substrate, often a printed-
circuit board.

MCM-C
MCM using interconnections on a ceramic substrate

MCM-D
MCM using interconnections on a dielectric substrate

MCM-L
MCM using interconnections on a laminated substrate

Surface Mount Technology (SMT)

An assembly and PCB technology requiring the components to be mounted on the surface of
a PCB, without the need of holes to align and connect to the component pins.

pin-in-hole
A common term used to express an assembly and PCB technology whereby components are
attached by and connected to pins or leads that are mounted through holes in the PCB.

B.2 Test terminology

absolute maximum ratings
the range of voltages, currents, temperatures, etc., beyond which a device may suffer
degradation in performance or reliability, may cease functioning or may suffer irreversible
damage

bond pull
test involving the pulling of the bond wires to destruction to determine the strength of the
bonds

burn-in
time/temperature/voltage related process intended to uncover potential failures

Defect Level (DL)

The number of undetected defects in a lot

Device Under Test (DUT)

The actual semiconductor device that is currently undergoing electrical or environmental test

ESD Protected Area (EPA)

An area or workplace that has protection against ESD

Electro-Static Discharge Sensitive device (ESDS)

A device with known sensitivity or susceptibility to ESD

lot accept number

maximum number of devices, which may fail a sample test without causing rejection of the lot

lot reject number

for a sample test, the number of failed devices which will cause lot rejection

Lot Tolerance Percent Defective (LTPD)

A single-lot sampling concept that statistically ensures rejection of 90% of all Lots having a
greater percent defective than the specified LTPD
62258-1, Ed 2/CD – 26 – 47/1913/CD

prober
machine intended to permit electrical connection to individual die on a wafer (q.v.)

resistance to solvents
test that requires immersion of sample devices in such solvents as trichlorotrifluoroethane
and methylene chloride, followed by brushing to determine the durability of unit marking

sampling plan
statistically derived set of sample sizes, accept numbers, and/or reject number which will
confirm that a given Lot of materials meets established AQLs or LTPDs

stabilisation bake
placement of devices in a chamber at elevated temperature without electrical bias

temporary carrier
system of contacts, used to hold die during electrical test, which does not make permanent
contact to the die, and which possibly can be re-used

testability
measure of whether an IC can be electrically tested economically in production

tester
generic term generally relating to an electronic apparatus designed and used for the
purposes of testing and analysing electronic components, including integrated circuits

test vectors
series of test stimuli and expected responses applied to and received by either a simulator to
a device model, or a tester to an actual device

wafer inking
process of applying dots of ink to individual die on a wafer to indicate reject or failed devices

B.3 Semiconductor terminology

metal
metallic conducting layer, usually but not specifically aluminium

via
a void or hole in a non-conducting layer in order to allow two or more conducting layers to be
connected

thermal via
a via included for the express purpose of assisting thermal conductivity

poly
layer consisting of poly-crystalline silicon

passivation step
change in thickness of the passivation for metal-to-metal or metal-to-semiconductor
interconnection by design, where passivation layers have been removed as a result of normal
device processing

glassivation
top layer(s) of transparent insulating material that covers the active circuit area including
metallisation, except bond pads. Also see passivation

crazing
minute cracks in the glassivation

glob top
encapsulation performed by depositing an epoxy resin or similar material over a bonded or
attached die.
62258-1, Ed 2/CD – 27 – 47/1913/CD

contact window
opening that has been etched in the semiconductor oxide, nitride or other insulating layer,
grown or deposited directly onto the die, so as to allow ohmic contact to the underlying
semiconductor material

flat
missing segment of a circular wafer used for orientation purposes

under-bump metallisation
a metallic layer placed on a pad to provide a good connection between a bump and the pad.

wafer-level packaging
a technique of partial encapsulation and protection of die whilst still on the wafer and before
the wafer is sawn or divided into singulated die.

reflow
technique for connection of components to a substrate by reheating and melting solder

thickness reduction
the process of reducing the thickness of die or wafer for a specific application

bipolar (technology)
fabrication technology, resulting in the creation of bipolar devices

Metal Oxide Semiconductor (MOS)

a fabrication technology, resulting in the creation of FET devices

NMOS
N-type Metal Oxide Semiconductor. A fabrication technology that results in the creation of
NMOS FET devices

PMOS
P-type Metal Oxide Semiconductor. A fabrication technology that results in the creation of
PMOS FET devices

CMOS
Complementary Metal Oxide Semiconductor. A fabrication technology that results in the
creation of both NMOS and PMOS FET devices

BiCMOS
transistor fabrication technology, resulting in the creation of both bipolar and CMOS devices

GaAs
Gallium Arsenide (GaAs) technology. A semiconductor material having higher performance
speeds than silicon

micron
unit of length, 10 -6 metre. Commonly used to describe the geometry of a process, the
smallest viable dimension sustainable and practicable in that process

mil
unit of length, 10 -3 inch. A non-preferred unit commonly used in describing the dimensions of
a die

Multi-Project Wafer (MPW)

a means of processing prototypes or low volume runs of different ASICs on the same wafer

Silicon On Insulator (SOI)

a general term describing a fabrication technology that uses an insulating material as the
bulk material instead of Silicon, which may be Sapphire (SOS)

NOTE - It is generally implied that an SOI technology is also a CMOS technology.

62258-1, Ed 2/CD – 28 – 47/1913/CD

Silicon On Sapphire (SOS)

a specific fabrication technology that uses sapphire, a variety of corundum (Al 2 O 3 ), as the
bulk material instead of silicon

NOTE - It is generally implied that an SOS technology is also a CMOS technology.

B.4 Semiconductor assembly technology

ball bond
capillary-formed impact bond of ball shape, using thermosonic or thermocompression action
to create the electrical bond joint

wedge bond
bond joint created by ultrasonic action

laser bond
bond joint created using laser technology

eutectic attach
die attach method relying on a gold-silicon eutectic joint being formed at the Si-Au eutectic
temperature of 483°C

silver-glass attach
die attach method using a glass paste loaded with silver particles for thermal and / or
electrical conductivity

polyimide attach
die attach method using a thermally cured organic compound (polyimide), optionally
containing a conductive or thermo-conductive additive

polymer attach
die attach method using a thermally cured or thermo-plastic organic compound, optionally
containing a conductive or thermo-conductive additive

epoxy attach
die attach method using a thermally cured organic compound (an epoxy resin), optionally
containing a conductive or thermo-conductive additive

T JC
thermal resistance between a die junction and the external surface of a package containing it

metallisation run
batch of wafers metallised at the same time. Since the number of wafers accommodated by
the evaporation (i.e. metallisation) chamber is frequently less than the number of wafers
accommodated by a diffusion chamber, it is possible to have several metallisation runs,
which come from the same wafer run.

traces, tracks
term used to describe the pattern of electrical interconnects on a substrate (this term
generally used in PCB engineering)

thermal relief
void or series of voids in a thermally conductive layer intended to relieve mechanical stress
caused by thermal expansion and contraction

wafer back-lapping
action of polishing the back side of the wafer to reduce surface roughness

wafer thinning
action of reducing the thickness of a wafer from the bulk semiconductor to a given value.
Wafers are normally thinned by mechanical means with final polish, plasma etch or CMP
62258-1, Ed 2/CD – 29 – 47/1913/CD

B.5 Design and simulation terminology

workstation
computer system, usually multi-user and multi-tasking, with powerful graphics facilities

netlist
software file containing interconnection and instance information pertinent to a specific
design

model
a mathematical, software or textual representation describing the behaviour of a circuit or
device

library
suite of data representing a semiconductor technology

Simulation Package for Integrated Circuit Electronics (SPICE)

a generic term describing a range of commercial analogue simulators, having common
ancestry in the original Berkeley SPICE2 electrical simulation program. The majority of
modern SPICE simulators maintain a common compliance level for SPICE modelling

VITAL
timing compliant library for use with VHDL simulators.

Verilog
A simulation and synthesis language, overseen by the Open Verilog Institute (OVI), and
defined in IEEE 1364. Verilog® is a registered trademark of Cadence Design Systems, Inc.

Register Transfer Level (RTL)

a level of logic design abstraction used to simplify the visualisation of a design.

Layout Versus Schematic (LVS)

a process to verify a semiconductor IC or MCM layout matches the intended device
schematic (or netlist).

Design Rules Check (DRC)

a process to verify that mechanical or topological design rules have not been infringed,
specifically applicable for a semiconductor IC or MCM layout.

Electrical Rules Check (ERC)

a process to verify that electrical and electromechanical design rules have not been infringed,
specifically applicable for a semiconductor IC or MCM layout and schematic.

synthesis
an automatic way of carrying out logic design.

layout
a representation of the geometric implementation of an electronic design.

pad layout
drawing, photograph or reproduction of the die metallisation pattern, giving sufficient
information as to the placement of the connection or bond pads.

extraction
term given to the mechanism of obtaining electrical and/or netlist data from a physical /
mechanical layout.

data pack
collection of information, often including design documentation and test results , which
identify and document all aspects of the qualification process for a given design or a given lot
of die.
62258-1, Ed 2/CD – 30 – 47/1913/CD

deck
common expression for a file or files containing either checking rules, e.g. for LVS, DRC and
ERC, or variable parameters for simulation, e.g. SPICE

Joint Test Action Group (JTAG)

an international group that resulted in the creation of a test specification and definition
relating to the interconnection of ICs and their testability as IEEE 1149.1

Quality Test Action Group (QTAG)

an international technical group researching into test techniques

Boundary Scan Definition Language (BSDL)

a software language (model) specification for use with and defined in the IEEE 1149.1
standard for boundary scan testing

Die Information Exchange (DIE)

a software language and file format specification used for the transfer of pertinent die data

Electronic Design Interchange Format (EDIF)

a specification for the transfer of electronic CAD data. Current versions are EDIF 2 0 0 and
EDIF 3 0 0, whilst EDIF 4 0 0 supports the description of MCMs

Initial Graphics Exchange Specification (IGES)

a specification for the interchange of geometric data

STandards for the Exchange of Product data (STEP)

the ISO 10303 series of standards

Graphical Display System (GDSII)

a software language and file format specification used in the transfer of semiconductor
physical layout design data. GDSII is a registered trademark of Cadence Design Systems.

stream format
alternative name often given to GDSII data.

Caltech Intermediate Format (CIF)

a software language and file format specification used in the transfer of semiconductor
physical layout design data, defined and specified by the California Institute of Technology.

Drawing eXchange Format (DXF)

a software language and file format specification used to transfer mechanical drawing data.
DXF is a registered trademark of Autodesk Inc.

Comma Separated Variable (CSV)

a common data format, where discrete data fields are separated by commas.

B.6 Packing and delivery terminology

NOTE - Refer to IEC 61540-1 for the Basic Specification on the Protection of Electrostatic Sensitive Devices.

date code
three or four digit number identifying the date of assembly of a lot. The first one or two digits
commonly identify the year, the last two the week

wafer box, wafer pot

container in which wafers may be housed for storage and transport

waffle tray, waffle pack, die tray

compartmentalised shallow tray in which the die may be housed for storage and transport

dry pack
container that maintains the moisture content of the packages of die devices within specified
limits
62258-1, Ed 2/CD – 31 – 47/1913/CD

GEL-PAK•
proprietary name for a container similar to a waffle pack (q.v.) used for die storage and
transportation which uses a low-tack insert gel in place of compartments to hold the die in a
specific position

wafer foil carrier

plastic foil membrane or film stretched across a frame and having one side slightly adhesive,
which holds a wafer in position for sawing and subsequent processing

sawn on film
wafers that have been probed and sawn on film and stretched and mounted on a ring or
frame

matrix on film
visually good die that are selected from the sawn wafer, placed on film mounted in a ring or
frame, and arranged in a uniform matrix

12.5 Nitto™
common proprietary brand of film carrier

vial
packing method in which the die are suspended in a fluid, typically Freon or equivalent

storage time
maximum permissible time that die/wafers may be stored before requiring re-screening

wafer and die banking

intentional storage of finished die and wafers under controlled storage conditions

tape and reel

method of packing die for transport secured by adhesion or in enclosed pockets on reels of
tape of various available widths, thickness, cavity pitch and size

SurfTape•
proprietary brand of tape used in tape and reel delivery forms

B.7 Handling terminology

deionised water (DI)
water that has been treated to remove ionic contaminants

mapping
method of identifying good / bad or selected die on a wafer

orientation
direction in which the die or wafer is located in the packing medium. The direction is
referenced from a feature of the die (i.e. pin 1) or wafer (i.e. flat) to a feature of the packing
medium

tweezers
hand tools that are used to pick up and hold wafers or die

vacuum pencil
hand tool designed for the efficient handling of die, or sometimes wafers, without causing
damage
62258-1, Ed 2/CD – 32 – 47/1913/CD

Annex C – Acronyms (informative)

C.1 Organisations and standards

ANSI American National Standards Institute

ASCII American Standard Code for Information Interchange

BSI British Standards Institution (UK)

CCITT Consultative Committee for International Telegraph and Telephone

CECC CENELEC Electronic Components Committee

CENELEC Comité Européen de Normalisation ELECtrotechnique

DIN Deutsche Institut für Normung (DE)

DOD Department of Defence (USA)

EECA European Electronic Component Manufacturers Association

EIA Electronic Industries Alliance (USA)

ENCAST European Network for Coordination of Advanced Semiconductor

Technologies (EU project)

ENCASIT European Network for the Coordination of Advanced System Integration

Technologies (EU project)

ESA European Space Agency

ESPRIT European Strategic Programme for Research in Information Technology

Eureka European Research and Co-ordination Agency

EU European Union

GOOD-DIE Get Organised Our Dissemination of Die Information in Europe (ESPRIT

project)

HDPUG High Density Packaging User Group

IEC International Electrotechnical Commission

IECQ IEC Quality assurance for electronic components

IEEE Institution of Electrical and Electronic Engineers (USA)

ISO International Standards Organisation

JEDEC Joint Electronic Devices Engineering Council (USA)

JEITA Japan Electronics and Information Technology Industries Association

JESSI Joint European Sub-micron Silicon Initiative

NASA National Aeronautics and Space Administration (USA)

NIST National Institute of Standards and Technology (USA)

NSO National Standards Organisation

PCMCIA Personal Computer Memory Card Interchange Association

62258-1, Ed 2/CD – 33 – 47/1913/CD

SI Système Internationale d’unités

C.2 General terminology

BLOB Binary Large OBject

CA Capability Approval

CD-ROM Compact Disc Read-Only Memory

dpm Defects Per Million

DTD Document Type Definition (for SGML and XML)

DTP Desk-Top Publishing

EMC Electro-Magnetic Compatibility

EMI Electro-Magnetic Interference

FIT Failures In Time

FMEA Failure Mode and Effects Analysis

HDP High Density Packaging

HTML HyperText Markup Language

KGD Known Good Die

MCM Multi-Chip Module

MCP Multi-Chip Package, Metallised Ceramic Package

MPD Minimally-packaged Device

MPP Minimally-packaged Part (see MPD)

MTBF Mean Time Between Failures

MTTF Mean Time To Failure

MTTR Mean Time To Repair

NDA Non Disclosure Agreement

PCB Printed Circuit Board

ppm Parts Per Million

QA Qualification Approval, Quality Assessment

QML Qualified Manufacturing Line

QPL Qualified Products List

SGML Standard Generalized Markup Language (ISO 8879)

SME Small or Medium sized Enterprise

TA Technology Approval

TCE Thermal Coefficient of Expansio

XML eXtensible Markup Language

62258-1, Ed 2/CD – 34 – 47/1913/CD

C.3 Manufacturing and test terminology

AQL Acceptable Quality Level

ATE Automatic Test Equipment

CuP Circuit under Pad

CMP Chemical Mechanical Polishing

DI De-Ionised water

DUT Device Under Test

EPA ESD Protected Area

ESD Electro-Static Discharge

ESDS Electro-Static Discharge Sensitive device

LAT Lot Acceptance Test

LTPD Lot Tolerance Percent Defective

PAT Part Average Testing

PoA Pad over Active

RIE Reactive Ion Etch

SEM Scanning Electron Microscopy

SPC Statistical Process Control

TCA Temporary Chip Attachment

TDC Temporary Die Carrier

UBM Under-Bump (Ball, Bond) Metallisation

WLBI Wafer-Level Burn-In

C.4 Semiconductors
BiCMOS Bipolar and CMOS

BJT Bipolar Junction Transistor

CMOS Complementary Metal Oxide Semiconductor

FET Field-Effect Transistor

GaAs Gallium Arsenide

InP Indium Phosphide

MOS Metal Oxide Semiconductor

MPW Multi-Project Wafer

NMOS N-type Metal Oxide Semiconductor

PMOS P-type Metal Oxide Semiconductor

SOI Silicon On Insulator

62258-1, Ed 2/CD – 35 – 47/1913/CD

SOS Silicon On Sapphire

C.5 Design, simulation and data exchange

ATPG Automatic Test Pattern Generation (or Generator)

BILBO Built-In Logic Block Observation

BIST Built-In Self Test

BSDL Boundary Scan Definition Language

CAD Computer Aided Design

CAE Computer Aided Engineering.

CAM Computer Aided Manufacturing.

CIF Caltech Intermediate Format

CSV Comma Separated Variable

DDX Die Data eXchange (IEC 62258-2)

DIE Die Information Exchange

DRC Design Rules Check

DXF Drawing eXchange Format

ECAD Electronic Computer Aided Design.

EDA Electronic Design Automation (see ECAD)

EDIF Electronic Design Interchange Format

ERC Electrical Rules Check

GDSII Graphical Display System

IBIS I/O Buffer Information Specification

IGES Initial Graphics Exchange Specification

JTAG Joint Test Action Group

LVS Layout Versus Schematic

OVI Open Verilog Institute

QTAG Quality Test Action Group

MRC Manufacturing Rules Check

RTL Register Transfer Level

SPICE Simulation Package for Integrated Circuit Electronics

STEP STandards for the Exchange of Product data

VHDL VHSIC Hardware Description Language

62258-1, Ed 2/CD – 36 – 47/1913/CD

C.6 Electronic technology

ADC Analogue to Digital Converter

ASIC Application Specific Integrated Circuit

ASSP Application Specific Standard Part

CBIC Cell Based Integrated Circuit

CLB Configurable Logic Block

CSIC Customer Specific Integrated Circuit

DAC Digital to Analogue Converter

DRAM Dynamic Random Access Memory

DSP Digital Signal Processing (or Processor)

EEPROM Electrically Erasable Programmable Read Only Memory

EPLD Erasable Programmable Logic Device

EPROM Erasable Programmable Read Only Memory

FCIC Full Custom Integrated Circuit

FPGA Field Programmable Gate Array

FSM Finite State Machine

GA Gate Array

GAL Gate Array Logic

IC Integrated Circuit

LSI Large Scale Integration

MPGA Mask Programmable Gate Array

MSI Medium Scale Integration

PAL Programmable Array Logic

PLD Programmable Logic Device

ROM Read Only Memory

PROM Programmable Read Only Memory

RAM Random Access Memory

SOC System On Chip

SRAM Static Random Access Memory

SSI Small Scale Integration

VHSIC Very High Speed Integrated Circuit

VLSI Very Large Scale Integration

VRAM Video Random Access Memory

62258-1, Ed 2/CD – 37 – 47/1913/CD

C.7 Packaging

NOTE - For a comprehensive description of package naming and terminology refer to IEC 60191-4

Some of the package style acronyms below may be prefixed by a single letter to indicate
variants as follows :

C ceramic

P plastic

T thin

V very thin

BGA Ball Grid Array package

CERDIP CERamic Dual In-line Package

CGA Column Grid Array package

COB Chip-On-Board

DIL Dual-In-Line package (DIP preferred)

DIP Dual-In-line Package

DSO Dual Small Outline package

LCC Leadless Chip Carrier (QCC preferred)

LGA Landed Grid Array package

PGA Pin Grid Array package

QCC Quad Chip Carrier package

QFP Quad Flat Pack

SIP Single-In-line Package

SMD Surface Mount Device

SMT Surface Mount Technology

SOIC Small Outline Integrated Circuit

SON Small-Outline, Non-leaded package

SOP Small Outline Package

TAB Tape-Automated Bonding

WLP Wafer-Level Packaging

ZIP Zig-zag In-line Package

PBGA micro Ball Grid Array package.

PPGA micro Pin Grid Array package

12.6